1-to-8 I2C Bus Switches/Multiplexers with Bus Lock-Up De" />
參數(shù)資料
型號(hào)： MAX7357EUG+T
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 18/22頁(yè)
文件大小： 0K
描述： IC MULTIPLEXER 8X1 24TSSOP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 2,500
功能： 多路復(fù)用器
電路： 1 x 8:1
電壓電源： 單電源
電壓 - 電源，單路/雙路(±)： 2.3 V ~ 5.5 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 24-TSSOP
包裝： 帶卷 (TR)
MAX7356/MAX7357/MAX7358
1-to-8 I2C Bus Switches/Multiplexers with Bus
Lock-Up Detection, Isolation, and Notification
_______________________________________________________________________________________
5
TIMING CHARACTERISTICS (STANDARD-MODE) (Figures 1, 2, 3) (continued)
(VDD = 2.3V to 5.5V, TA = -40°C to +85°C, unless otherwise noted.) (Notes 2, 6)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
(High to low)
1
Data Valid Time
tVD;DAT
(Low to high)
0.6
s
Data Valid Acknowledge
tVD:ACK
1s
Low-Level Reset Time
tWL(rst)
5ns
Reset Time
trst
500
ns
Recovery to Start
tREC;STA
0ns
TIMING CHARACTERISTICS (FAST-MODE) (Figures 1, 2, 3)
(VDD = 2.3V to 5.5V, TA = -40°C to +85°C, unless otherwise noted.) (Notes 2, 6)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Propagation Delay from SDA to
SD_ or SCL to SC_
tPD
(Note 7)
0.3
ns
SCL Clock Frequency
fSCL
0
400
kHz
Bus Free Time Between a STOP
and START Condition
tBUF
1.3
s
Hold Time (Repeated) START
Condition After this Period,
the First Clock Pulse is Generated
tHD;STA
0.6
s
LOW Period of the SCL Clock
tLOW
1.3
s
HIGH Period of the SCL Clock
tHIGH
0.6
s
Setup Time for a Repeated
START Condition
tSU;STA
0.6
s
Setup Time for a STOP Condition
tSU;STO
0.6
s
Data Hold Time
tHD;DAT
(Note 8)
0
0.9
s
Data Setup Time
tSU;DAT
100
ns
Rise Time of Both SDA and SCL
Signals
tR
20 +
0.1Cb
300
ns
Fall Time of Both SDA and SCL
Signals
tF
20 +
0.1Cb
300
ns
Capacitive Load for Each Bus
Line
Cb
400
pF
Pulse Width of Spikes that Must
be Suppressed by the Input Filter
tSP
50
ns
(High to low)
1
Data Valid Time
tVD;DAT
(Low to high)
0.6
s
Data Valid Acknowledge
tVD;ACK
1s
Low-Level Reset Time
tWL(rst)
5ns
Reset Time
trst
500
ns
Recovery to START
tREC;STA
0ns
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PDF描述
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