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參數(shù)資料
| 型號： | MACH210A-10JC |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | High-Density EE CMOS Programmable Logic |
| 中文描述： | EE PLD, 10 ns, PQCC44 |
| 封裝： | PLASTIC, LCC-44 |
| 文件頁數(shù)： | 19/47頁 |
| 文件大?。?/td> | 347K |
| 代理商： | MACH210A-10JC |
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MACH210AQ-12 (Com’l)
26
CAPACITANCE (Note 1)
Parameter
Symbol
Parameter Description
Test Conditions
Typ
Unit
CIN
Input Capacitance
VIN = 2.0 V
VCC = 5.0 V, TA = 25
°C,
6
pF
COUT
Output Capacitance
VOUT = 2.0 V
f = 1 MHz
8
pF
SWITCHING CHARACTERISTICS over COMMERCIAL operating ranges (Note 2)
Parameter
Symbol
Parameter Description
Min
Max
Unit
tPD
Input, I/O, or Feedback to Combinatorial Output
12
ns
D-type
12
ns
T-type
13
ns
tH
Register Data Hold Time
0
ns
tCO
Clock to Output
6ns
tWL
Clock
LOW
6
ns
tWH
Width
HIGH
6
ns
D-type
55.6
MHz
T-type
52.6
MHz
fMAX
D-type
83.3
MHz
T-type
76.9
MHz
83.3
MHz
tSL
Setup Time from Input, I/O, or Feedback to Gate
12
ns
tHL
Latch Data Hold Time
0
ns
tGO
Gate to Output
7ns
tGWL
Gate Width LOW
6
ns
tPDL
Input, I/O, or Feedback to Output Through
Transparent Input or Output Latch
14
ns
tSIR
Input Register Setup Time
2
ns
tHIR
Input Register Hold Time
2.5
ns
tICO
Input Register Clock to Combinatorial Output
17
ns
tICS
Input Register Clock to Output Register Setup
D-type
15
ns
T-type
16
ns
tWICL
Input Register
LOW
6
ns
tWICH
Clock Width
HIGH
6
ns
fMAXIR
Maximum Input Register Frequency
83.3
MHz
tSIL
Input Latch Setup Time
2
ns
tHIL
Input Latch Hold Time
2.5
ns
tIGO
Input Latch Gate to Combinatorial Output
19
ns
tIGOL
Input Latch Gate to Output Through Transparent
Output Latch
20
ns
tSLL
Setup Time from Input, I/O, or Feedback Through
Transparent Input Latch to Output Latch Gate
13
ns
tIGS
Input Latch Gate to Output Latch Setup
16
ns
Maximum
Frequency
(Note 1)
Setup Time from Input, I/O,
or Feedback to Clock
External Feedback
Internal Feedback (fCNT)
-12
tS
No Feedback
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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