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參數(shù)資料
| 型號(hào)： | M38869MFA-XXXGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 5 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 0.65 MM PITCH, PLASTIC, QFP-80! |
| 文件頁(yè)數(shù)： | 253/380頁(yè) |
| 文件大?。?/td> | 4158K |
| 代理商： | M38869MFA-XXXGP |
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3886 Group User’s Manual
3-33
APPENDIX
3.3 Notes on use
(2)
Notes when selecting clock asynchronous serial I/O (Serial I/O1)
Stop of transmission operation
Clear the transmit enable bit to “0” (transmit disabled).
s Reason
Since transmission is not stopped and the transmission circuit is not initialized even if only the
serial I/O1 enable bit is cleared to “0” (Serial I/O1 disabled), the internal transmission is running
(in this case, since pins TxD, RxD, SCLK1, and SRDY1 function as I/O ports, the transmission data
is not output). When data is written to the transmit buffer register in this state, data starts to be
shifted to the transmit shift register. When the serial I/O1 enable bit is set to “1” at this time, the
data during internally shifting is output to the TxD pin and an operation failure occurs.
Stop of receive operation
Clear the receive enable bit to “0” (receive disabled).
Stop of transmit/receive operation
Only transmission operation is stopped.
Clear the transmit enable bit to “0” (transmit disabled).
s Reason
Since transmission is not stopped and the transmission circuit is not initialized even if only the
serial I/O1 enable bit is cleared to “0” (Serial I/O1 disabled), the internal transmission is running
(in this case, since pins TxD, RxD, SCLK1, and SRDY1 function as I/O ports, the transmission data
is not output). When data is written to the transmit buffer register in this state, data starts to be
shifted to the transmit shift register. When the serial I/O1 enable bit is set to “1” at this time, the
data during internally shifting is output to the TxD pin and an operation failure occurs.
Only receive operation is stopped.
Clear the receive enable bit to “0” (receive disabled).
(3)
SRDY1 output of reception side (Serial I/O1)
When signals are output from the SRDY1 pin on the reception side by using an external clock in the
clock synchronous serial I/O mode, set all of the receive enable bit, the SRDY1 output enable bit, and
the transmit enable bit to “1” (transmit enabled).
(4)
Setting serial I/O1 control register again (Serial I/O1)
Set the serial I/O1 control register again after the transmission and the reception circuits are reset
by clearing both the transmit enable bit and the receive enable bit to “0.”
Fig. 3.3.4 Sequence of setting serial I/O1 control register again
Clear both the transmit enable
bit (TE) and the receive enable
bit (RE) to “0”
↓
Set the bits 0 to 3 and bit 6 of the
serial I/O control register
↓
Set both the transmit enable bit
(TE) and the receive enable bit
(RE), or one of them to “1”
Can be set with the
LDM instruction at
the same time
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