參數(shù)資料
型號(hào)： M34509G4-XXXFP
元件分類： 微控制器/微處理器
英文描述： 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PDSO24
封裝： 5.30 X 10.10 MM, 0.80 MM PITCH, PLASTIC, SSOP-24
文件頁(yè)數(shù)： 68/145頁(yè)
文件大?。?/td> 1060K
代理商： M34509G4-XXXFP
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4509 Group
Rev.1.03
2009.07.27
page 27 of 140
REJ03B0147-0103
Fig. 22 Timers structure (1)
1 - - - - - - - - - - - - - - 16
Watchdog timer (16)
INSTCK
Q
R
S
WDF1
WRST instruction
Q
R
S
WEF
DWDT instruction
+
WRST instruction
RESET signal
Q
T
D
R
RESET signal
Watchdog reset signal
(Note 4)
(Note 3)
(Note 2)
Division circuit
System clock (STCK)
Instruction clock
(INSTCK)
Multi-
plexer
(CRCK)
MR0
1
0
ORCLK
Reload register RPS (8)
Prescaler (8)
Register B
Register A
(TABPS)
(TPSAB)
PA0
MR3, MR2
01
00
10
11
(TPSAB)
On-chip oscillator
XIN
Ceramic resonance
RC oscillation
Internal clock
generating circuit
(divided by 3)
Divided by 2
Divided by 4
Divided by 8
(Note 1)
Data is set automatically from each reload
register when timer underflows
(auto-reload function).
Notes 1: When CRCK instruction is executed, RC oscillation is selected.
When CRCK instruction is not executed, ceramic resonance is selected.
2: Flag WDF1 is cleared to “0” and the next instruction is skipped when the WRST
instruction is executed while flag WDF1 = “1”.
The next instruction is not skipped even when the WRST instruction is executed
while flag WDF1 = “0”.
3: Flag WEF is cleared to “0” and watchdog timer reset does not occur when the
DWDT instruction and WRST instruction are executed continuously.
4: The WEF flag is set to “1” at system reset or RAM back-up mode.
相關(guān)PDF資料
PDF描述
M34509G4H-XXXFP 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PDSO24
M34510M4A-XXXSP 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PDIP32
M34510M2A-XXXFP 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PDSO36
M34510E8-XXXFP 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PDSO36
M34513M6-XXXFP 4-BIT, MROM, 4.2 MHz, MICROCONTROLLER, PQFP32
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