參數(shù)資料
型號： M306N0MCT-XXXFP
元件分類： 微控制器/微處理器
英文描述： 16-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP100
封裝： PLASTIC, QFP-100
文件頁數(shù)： 51/262頁
文件大?。?/td> 3298K
代理商： M306N0MCT-XXXFP
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144
Under
development
Preliminary Specifications REV.B
Specifications in this manual are tentative and subject to change.
Mitsubishi microcomputers
M16C / 6N Group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
Clock asynchronous serial I/O (UART) mode
Functions available in I2C mode are shown in Figure 13-15 — a functional block diagram.
Bit 3 of the UART2 special mode register 2 (address 01F6
16)is used as the SDA output stop bit. Setting
this bit to "1" causes an arbitration loss to occur, and the SDA pin turns to high-impedance state the
instant when the arbitration loss detecting flag is set to "1".
Bit 1 of the UART2 special mode register 2 (address 01F6
16) is used as the clock synchronization bit. With
this bit set to "1" at the time when the internal SCL is set to "H", the internal SCL turns to "L" if the falling
edge is found in the SCL pin; and the baus rate generator reloads the set value, and start counting within
the "L" interval. When the internal SCL changes from "L" to "H" with the SCL pin set to "L", stops counting
the baud rate generator, and starts counting it again when the SCL pin turns to "H". Due to this function,
the UART2 transmission-reception clock becomes the logical product of the signal flowing through the
internal SCL and that flowing through the SCL pin. This function operates over the period from the moment
earlier by a half cycle than falling edge of the UART2 first clock to the rising edge of the ninth bit. To use
this function, choose the internal clock for the transfer clock.
Bit 2 of the UART2 special mode register 2 (01F6
16) is used as the SCL wait output bit. Setting this bit to
"1" causes the SCL pin to be fixed to "L" at the falling edge of the ninth bit of the clock. Setting this bit to
"0" frees the output fixed to "L".
Figure 13-15. Functional block diagram for I2C mode
IICM=1
and IICM2=0
IICM=1
and IICM2=0
IICM=0
or
IICM2=1
IICM=0
or IICM2=1
To DMA0, DMA1
To DMA0
I/0
Noize
Filter
P71/RXD2/SCL
Reception register
CLK
control
UART2
Noize
Filter
UART2
P72/CLK2
D
T
Q
D
T
Q
UART2
R
IICM=1
IICM=0
IICM=1
IICM=0
S
R
Q
R
S
SWC
Falling of 9th pulse
SWC2
Start condition detection
Stop condition detection
Falling edge
detection
L-synchronous
output enabling bit
Data register
Selector
Internal clock
External clock
Selector
I/0
Timer
Port reading
Bus
busy
UART2 transmission/
NACK interrupt
request
UART2 reception/ACK interrupt request
DMA1 request
NACK
ACK
IICM=1
IICM=0
*
With IICM set to 1, the port terminal is to be readable
even if 1 is assigned to P71 of the direction register.
Bus collision
detection
9th pulse
Bus collision/start, stop condition detection
interrupt request
I/0
delay
Noize
Filter
UART2
D
T
Q
UART2
IICM=1
IICM=0
ALS
SDHI
Selector
Timer
Arbitration
Transmission register
P70/TxD2/SDA
Nch open drain/cmos
port select signal
UART2 Special Mode Register 2
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