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參數(shù)資料
| 型號： | M1AFS250-FQN180 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 250000 GATES, PBCC180 |
| 封裝： | 0.50 MM PITCH, QFN-180 |
| 文件頁數(shù)： | 159/318頁 |
| 文件大?。?/td> | 10129K |
| 代理商： | M1AFS250-FQN180 |
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Actel Fusion Mixed-Signal FPGAs
Pr el iminar y v1 .7
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given state transition to occur. IR and DR indicate that the instruction register or the data register is
operating in that state.
The TAP controller receives two control inputs (TMS and TCK) and generates control and clock
signals for the rest of the test logic architecture. On power-up, the TAP controller enters the Test-
Logic-Reset state. To guarantee a reset of the controller from any of the possible states, TMS must
remain HIGH for five TCK cycles. The TRST pin can also be used to asynchronously place the TAP
controller in the Test-Logic-Reset state.
Fusion devices support three types of test data registers: bypass, device identification, and
boundary scan. The bypass register is selected when no other register needs to be accessed in a
device. This speeds up test data transfer to other devices in a test data path. The 32-bit device
identification register is a shift register with four fields (LSB, ID number, part number, and version).
The boundary scan register observes and controls the state of each I/O pin. Each I/O cell has three
boundary scan register cells, each with a serial-in, serial-out, parallel-in, and parallel-out pin.
The serial pins are used to serially connect all the boundary scan register cells in a device into a
boundary scan register chain, which starts at the TDI pin and ends at the TDO pin. The parallel
ports are connected to the internal core logic I/O tile and the input, output, and control ports of an
I/O buffer to capture and load data into the register to control or observe the logic state of each
I/O.
Table 2-181 TRST and TCK Pull-Down Recommendations
VJTAG
Tie-Off Resistance*
VJTAG at 3.3 V
200
Ω to 1 kΩ
VJTAG at 2.5 V
200
Ω to 1 kΩ
VJTAG at 1.8 V
500
Ω to 1 kΩ
VJTAG at 1.5 V
500
Ω to 1 kΩ
Note: *Equivalent parallel resistance if more than one device is on JTAG chain.
相關PDF資料 |
PDF描述 |
|---|---|
| M1AFS250-FQNG180 | FPGA, 250000 GATES, PBCC180 |
| M1AFS250-FFG256 | FPGA, 250000 GATES, PBGA256 |
| M1AFS250-FFGG256 | FPGA, 250000 GATES, PBGA256 |
| M1AFS250-FPQ208 | FPGA, 250000 GATES, PQFP208 |
| M1AFS250-FPQG208 | FPGA, 250000 GATES, PQFP208 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| M1AFS250-FQN256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQN256I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQN256PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQNG180 | 制造商:Microsemi Corporation 功能描述:FPGA FUSION 250K GATES 130NM 1.5V 180QFN EP - Trays |
| M1AFS250-FQNG256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
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