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參數(shù)資料
| 型號： | M1AFS250-2PQG208 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 305/334頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 2MB FLASH 250K 208-PQFP |
| 標準包裝： | 24 |
| 系列： | Fusion® |
| RAM 位總計： | 36864 |
| 輸入/輸出數(shù)： | 93 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應商設備封裝： | 208-PQFP（28x28） |
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Device Architecture
2-56
Revision 4
FlashROM
Fusion devices have 1 kbit of on-chip nonvolatile flash memory that can be read from the FPGA core
fabric. The FlashROM is arranged in eight banks of 128 bits during programming. The 128 bits in each
bank are addressable as 16 bytes during the read-back of the FlashROM from the FPGA core (Figure 2-
The FlashROM can only be programmed via the IEEE 1532 JTAG port. It cannot be programmed directly
from the FPGA core. When programming, each of the eight 128-bit banks can be selectively
reprogrammed. The FlashROM can only be reprogrammed on a bank boundary. Programming involves
an automatic, on-chip bank erase prior to reprogramming the bank. The FlashROM supports a
synchronous read and can be read on byte boundaries. The upper three bits of the FlashROM address
from the FPGA core define the bank that is being accessed. The lower four bits of the FlashROM
address from the FPGA core define which of the 16 bytes in the bank is being accessed.
The maximum FlashROM access clock is given in Table 2-26 on page 2-57. Figure 2-46 shows the
timing behavior of the FlashROM access cycle—the address has to be set up on the rising edge of the
clock for DOUT to be valid on the next falling edge of the clock.
If the address is unchanged for two cycles:
D0 becomes invalid tCK2Q ns after the second rising edge of the clock.
D0 becomes valid again tCK2Q ns after the second falling edge.
If the address unchanged for three cycles:
D0 becomes invalid tCK2Q ns after the second rising edge of the clock.
D0 becomes valid again tCK2Q ns after the second falling edge.
D0 becomes invalid tCK2Q ns after the third rising edge of the clock.
D0 becomes valid again tCK2Q ns after the third falling edge.
Figure 2-45 FlashROM Architecture
Bank
Number
3MSB
of
ADDR
(READ)
Byte Number in Bank
4 LSB of ADDR (READ)
7
0
1
2
3
4
5
6
0
1
2
3
4
5
6
7
8
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15
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMM28DRXH | CONN EDGECARD 56POS DIP .156 SLD |
| M1AFS250-QNG180I | IC FPGA 2MB FLASH 250K 180-QFN |
| AFS250-QNG180I | IC FPGA 2MB FLASH 250K 180-QFN |
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參數(shù)描述 |
|---|---|
| M1AFS250-2PQG208I | 功能描述:IC FPGA 2MB FLASH 250K 208-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Fusion® 標準包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
| M1AFS250-2PQG256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
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| M1AFS250-2QN256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
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