Revision 13 2-19 Table 2-17 Summary of I/O Timing Characteristics—Software Default Settings " />
參數(shù)資料
型號(hào)： M1A3PE1500-1FGG676
廠商： Microsemi SoC
文件頁(yè)數(shù)： 90/162頁(yè)
文件大小： 0K
描述： IC FPGA 1KB FLASH 1.5M 676-FBGA
標(biāo)準(zhǔn)包裝： 40
系列： ProASIC3E
RAM 位總計(jì)： 276480
輸入/輸出數(shù)： 444
門數(shù)： 1500000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 676-BGA
供應(yīng)商設(shè)備封裝： 676-FBGA（27x27）
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)當(dāng)前第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)
ProASIC3E Flash Family FPGAs
Revision 13
2-19
Table 2-17 Summary of I/O Timing Characteristics—Software Default Settings
–2 Speed Grade, Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V,
Worst-Case VCCI = 3.0 V
I/O Standard
Drive
Strength
(mA)
Equivalent
Software
Default
Drive
Strength
Option)1
Slew
Rate
Cap
acitiv
eLo
ad
(pF
)
Extern
al
Resisto
r(
)
t DOU
T(ns)
t DP
(ns)
t DIN
(n
s)
t PY
(ns)
t PY
S
(ns)
t EOU
T
(ns)
t ZL
(ns)
t ZH
(ns)
t LZ
(ns)
t HZ
(ns)
t ZLS
(n
s)
t ZHS
(ns)
3.3 V LVTTL /
3.3 V LVCMOS
12
High 35
–
0.49 2.74 0.03 0.90 1.17 0.32 2.79 2.14 2.45 2.70 4.46 3.81
3.3 V LVCMOS
Wide Range2
100 A
12
High 35
–
0.49 4.24 0.03 1.36 1.78 0.32 4.24 3.25 3.78 4.17 6.77 5.79
2.5 V LVCMOS
12
High 35
–
0.49 2.80 0.03 1.13 1.24 0.32 2.85 2.61 2.51 2.61 4.52 4.28
1.8 V LVCMOS
12
High 35
–
0.49 2.83 0.03 1.08 1.42 0.32 2.89 2.31 2.79 3.16 4.56 3.98
1.5 V LVCMOS
12
High 35
–
0.49 3.30 0.03 1.27 1.60 0.32 3.36 2.70 2.96 3.27 5.03 4.37
3.3 V PCI
Per PCI
spec
–
High 10
25 3 0.49 2.09 0.03 0.78 1.17 0.32 2.13 1.49 2.45 2.70 3.80 3.16
3.3 V PCI-X
Per PCI-X
spec
–
High 10
253 0.49 2.09 0.03 0.78 1.17 0.32 2.13 1.49 2.45 2.70 3.80 3.16
3.3 V GTL
20 4
–
High 10
25 0.45 1.55 0.03 2.19 – 0.32 1.52 1.55 –
– 3.19 3.22
2.5 V GTL
20 4
–
High 10
25 0.45 1.59 0.03 1.83 – 0.32 1.61 1.59 –
– 3.28 3.26
3.3 V GTL+
35
–
High 10
25 0.45 1.53 0.03 1.19 – 0.32 1.56 1.53 –
– 3.23 3.20
2.5 V GTL+
33
–
High 10
25 0.45 1.65 0.03 1.13 – 0.32 1.68 1.57 –
– 3.35 3.24
HSTL (I)
8
–
High 20
50 0.49 2.37 0.03 1.59 – 0.32 2.42 2.35 –
– 4.09 4.02
HSTL (II)
15 4
–
High 20
25 0.49 2.26 0.03 1.59 – 0.32 2.30 2.03 –
– 3.97 3.70
SSTL2 (I)
15
–
High 30
50 0.49 1.59 0.03 1.00 – 0.32 1.62 1.38 –
– 3.29 3.05
SSTL2 (II)
18
–
High 30
25 0.49 1.62 0.03 1.00 – 0.32 1.65 1.32 –
– 3.32 2.99
SSTL3 (I)
14
–
High 30
50 0.49 1.72 0.03 0.93 – 0.32 1.75 1.37 –
– 3.42 3.04
SSTL3 (II)
21
–
High 30
25 0.49 1.54 0.03 0.93 – 0.32 1.57 1.25 –
– 3.24 2.92
LVDS/B-LVDS/
M-LVDS
24
–
High –
–
0.49 1.40 0.03 1.36 –
–
LVPECL
24
–
High –
–
0.49 1.36 0.03 1.22 –
–
Notes:
1. The minimum drive strength for any LVCMOS 3.3 V software configuration when run in wide range is ±100 A. Drive
strength displayed in the software is supported for normal range only. For a detailed I/V curve, refer to the IBIS models.
2. All LVCMOS 3.3 V software macros support LVCMOS 3.3V wide range as specified in the JESD8b specification.
3. Resistance is used to measure I/O propagation delays as defined in PCI specifications. See Figure 2-11 on page 2-37 for
connectivity. This resistor is not required during normal operation.
4. Output drive strength is below JEDEC specification.
5. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5..
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M1A3PE1500-1FGG896 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs
M1A3PE1500-1FGG896ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs
M1A3PE1500-1FGG896I 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs
M1A3PE1500-1FGG896PP 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs
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