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參數(shù)資料
| 型號： | M12S64322A-7TG |
| 廠商： | ELITE SEMICONDUCTOR MEMORY TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | 512K x 32 Bit x 4 Banks Synchronous DRAM |
| 中文描述： | 2M X 32 SYNCHRONOUS DRAM, 6 ns, PDSO86 |
| 封裝： | 0.400 X 0.875 INCH, 0.50 MM PITCH, LEAD FREE, TSOP2-86 |
| 文件頁數(shù)： | 32/46頁 |
| 文件大小： | 746K |
| 代理商： | M12S64322A-7TG |
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ES MT
M12S64322A
Elite Semiconductor Memory Technology Inc.
Publication Date: May. 2007
Revision
:
1.0
32/46
Read & Write Cycle at Same Bank @ Burst Length = 4
*Note :
1. Minimum row cycle times is required to complete internal DRAM operation.
2. Row precharge can interrupt burst on any cycle. [CAS Latency-1] number of valid output data is available after Row
precharge. Last valid output will be Hi-Z (t
SHZ
) after the clock.
3. Output will be Hi-Z after the end of burst. (1,2,4,8 & Full page bit burst)
t
RCD
t
RC
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
CLOCK
CKE
CS
RAS
CAS
ADDR
WE
DQ
DQM
A10/AP
BA0
BA1
CL=2
CL=3
`
Ra
Ca
Rb
Cb
Ra
Rb
t
OH
t
OH
t
SAC
t
SAC
t
SHZ
t
SHZ
Read
(A-Bank)
Row Active
(A-Bank)
Precharge
(A-Bank)
Precharge
(A-Bank)
Write
(A-Bank)
Row Active
(A-Bank)
*Note3
*Note3
: Don't care
*Note1
Qa0
Qa1
Qa2
Qa3
Db0
Db3
Db1
Db2
Qa0
Qa1
Qa2
Qa3
Db0
Db3
Db1
Db2
HIGH
*Note2
t
RDL
t
RDL
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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