參數(shù)資料
型號(hào)： LTC2262IUJ-14#TRPBF
廠商： LINEAR TECHNOLOGY CORP
元件分類： ADC
英文描述： 1-CH 14-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQCC40
封裝： 6 X 6 MM, LEAD FREE, PLASTIC, QFN-40
文件頁(yè)數(shù)： 5/28頁(yè)
文件大小： 614K
代理商： LTC2262IUJ-14#TRPBF
13
226214fa
LTC2262-14
FUNCTIONAL BLOCK DIAGRAM
Figure 1. Functional Block Diagram
PIN FUNCTIONS
differential output pair. The even data bits (D0, D2, D4,
D6, D8, D10, D12) appear when CLKOUT+ is low. The odd
data bits (D1, D3, D5, D7, D9, D11, D13) appear when
CLKOUT+ is high.
CLKOUT–/CLKOUT+ (Pins 27/28): Data Output Clock.
The digital outputs normally transition at the same time
as the falling and rising edges of CLKOUT+. The phase of
CLKOUT+ can also be delayed relative to the digital outputs
by programming the mode control registers.
OF–/OF+ (Pins 35/36): Over/Under Flow Digital Output. OF+
is high when an overow or underow has occurred.
DIFF
REF
AMP
REF
BUF
2.2μF
0.1μF
INTERNAL CLOCK SIGNALS
REFH
REFL
CLOCK/DUTY
CYCLE
CONTROL
RANGE
SELECT
1.25V
REFERENCE
FIRST PIPELINED
ADC STAGE
FIFTH PIPELINED
ADC STAGE
FOURTH PIPELINED
ADC STAGE
SECOND PIPELINED
ADC STAGE
ENC+
REFH
REFL
ENC–
SHIFT REGISTER
AND CORRECTION
SDO
CS
OGND
OF
OVDD
D13
CLKOUT–
CLKOUT+
D0
226214 F01
INPUT
S/H
SENSE
VREF
AIN
–
AIN
+
1μF
VCM
0.1μF
VDD/2
THIRD PIPELINED
ADC STAGE
OUTPUT
DRIVERS
MODE
CONTROL
REGISTERS
SCK
PAR/SER
SDI
VDD
GND
相關(guān)PDF資料
PDF描述
LTC2262CUJ-14#PBF 1-CH 14-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQCC40
LTC2262IUJ-12#PBF 1-CH 12-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQCC40
LTC2262CUJ-12#TRPBF 1-CH 12-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQCC40
LTC2262IUJ-12#TRPBF 1-CH 12-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQCC40
LTC2262CUJ-12#PBF 1-CH 12-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQCC40
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