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參數(shù)資料
| 型號(hào)： | LPC47M14G-NC |
| 廠商： | SMSC Corporation |
| 英文描述： | Electrical Duct/Raceway Fitting; |
| 中文描述： | 128引腳ENGANCED超級(jí)I / O與LPC接口和USB集線器控制器 |
| 文件頁數(shù)： | 83/205頁 |
| 文件大?。?/td> | 1219K |
| 代理商： | LPC47M14G-NC |
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SMSC DS – LPC47M14X
Page 83
Rev. 03/19/2001
EPP 1.7 Read
The timing for a read operation (data) is shown in timing diagram EPP 1.7 Read Data cycle. The chip inserts wait states
into the I/O read cycle when nWAIT is active low during the EPP cycle. This can be used to extend the cycle time. The
read cycle can complete when nWAIT is inactive high.
Read Sequence of Operation
1) The host sets PDIR bit in the control register to a logic "1". This deasserts nWRITE and tri-states the PData
bus.
2) The host initiates an I/O read cycle to the selected EPP register.
3) Chip asserts nDATASTB or nADDRSTRB indicating that PData bus is tri-stated, PDIR is set and the nWRITE
signal is valid.
4) If nWAIT is asserted, the chip inserts wait states into the I/O read cycle until the peripheral deasserts nWAIT or
a time-out occurs.
5) The Peripheral drives PData bus valid.
6) The Peripheral deasserts nWAIT, indicating that PData is valid and the chip may begin the termination phase
of the cycle.
7) The chip drives the final sync and deasserts nDATASTB or nADDRSTRB.
8) Peripheral tri-states the PData bus.
9) Chip may modify nWRITE, PDIR and nPDATA in preparation of the next cycle.
Table 41 – EPP Pin Descriptions
EPP
SIGNAL
EPP NAME
TYPE
EPP DESCRIPTION
nWRITE
nWrite
O
This signal is active low. It denotes a write operation.
PD<0:7>
Address/Data
I/O
Bi-directional EPP byte wide address and data bus.
INTR
Interrupt
I
This signal is active high and positive edge triggered. (Pass
through with no inversion, Same as SPP).
nWAIT
nWait
I
This signal is active low. It is driven inactive as a positive
acknowledgement from the device that the transfer of data is
completed. It is driven active as an indication that the device is
ready for the next transfer.
nDATASTB
nData Strobe
O
This signal is active low. It is used to denote data read or write
operation.
nRESET
nReset
O
This signal is active low. When driven active, the EPP device
is reset to its initial operational mode.
nADDRSTB
Address
Strobe
O
This signal is active low. It is used to denote address read or
write operation.
PE
Paper End
I
Same as SPP mode.
SLCT
Printer
Selected
Status
I
Same as SPP mode.
nERR
Error
I
Same as SPP mode.
Note 1:
SPP and EPP can use 1 common register.
Note 2:
nWrite is the only EPP output that can be over-ridden by SPP control port during an EPP cycle. For correct
EPP read cycles, PCD is required to be a low.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LPC47M14J-NC | 4 PR 568B RJ45 STR UTP CASHD-ST54PVU-568B-BG-015 |
| LPC47M14N-NC | MULTI DVI TRANSMITTER -FIBER |
| LPC47M14O-NC | CAT5 AUDIO/VIDEO SPLITTER |
| LPC47M14U-NC | Connector assemblies, Mouse Computer cables; Connector Type A:male; Connector Type B:female; Cable Length:10ft |
| LPC47M14W-NC | SNAP LOCK CABLE MARKER - J (10PK) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LPC47M14H-NC | 制造商:SMSC 制造商全稱:SMSC 功能描述:128 PIN ENGANCED SUPER I/O CONTROLLER WITH AN LPC INTERFACE AND USB HUB |
| LPC47M14I-NC | 制造商:SMSC 制造商全稱:SMSC 功能描述:128 PIN ENGANCED SUPER I/O CONTROLLER WITH AN LPC INTERFACE AND USB HUB |
| LPC47M14J-NC | 制造商:SMSC 制造商全稱:SMSC 功能描述:128 PIN ENGANCED SUPER I/O CONTROLLER WITH AN LPC INTERFACE AND USB HUB |
| LPC47M14K-NC | 制造商:SMSC 制造商全稱:SMSC 功能描述:128 PIN ENGANCED SUPER I/O CONTROLLER WITH AN LPC INTERFACE AND USB HUB |
| LPC47M14L-NC | 制造商:SMSC 制造商全稱:SMSC 功能描述:128 PIN ENGANCED SUPER I/O CONTROLLER WITH AN LPC INTERFACE AND USB HUB |
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