參數(shù)資料
型號： LFXP6E-5FN256C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 282/397頁
文件大?。?/td> 0K
描述： IC FPGA 5.8KLUTS 256FPBGA
標準包裝： 90
系列： XP
邏輯元件/單元數(shù)： 6000
RAM 位總計： 73728
輸入/輸出數(shù)： 188
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-BGA
供應商設備封裝： 256-FPBGA（17x17）
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Lattice Semiconductor FPGA
Lattice Semiconductor
Successful Place and Route
16-8
No relative phase information exists between both clocks. As a result, Trace does not factor in the skews on
either clock.
As a consequence, we know that, ignoring everything else (clock skews, registers library setups, etc.), a single
cycle positive edge to positive edge setup available from CLKA to CLKB is: 15.15ns (refer to waveforms in
Figure 16-4). Hence, with 2X multicycle, the resulting setup would be twice that number, or:
Ts = 30.3 ns
(shows up as delay constraint under Constraint Details section of Trace report)
Having computed this, the available setup margin is known to be as follows:
M = (Ts - Td) - Ds
Where:
Td = path delay from clock pin of source register to D pin of destination=2.456 ns. Shown in the Physical
Path Details section of Trace report.
Ds = destination cell library setup requirement= -0.099 ns. This matches DIN_SET under Constraint Details
section of the .twr Trace report.
There is no phase relationship between CLKA and CLKB as indicated by the warnings in Figure 16-5. Hence, the
following skews were correctly ignored:
TSB = delay or skew on destination clock CLKB = 7.889 ns. Shown in the Clock Skews detail section of
Trace report.
TSA = delay or skew on source clock CLKA = 7.699 ns. Shown in the Clock Skews detail section of Trace
report.
Hence:
M = (30.3 - 2.46) - (-0.099) = 27.9 ns. This matches the number in the “PASSED” section at the top of the
Trace report.
Example 2. CLOCK_TO_OUT with PLL Feedback
In this example, ip_macclk_c is assigned to 66 MHZ and the clock to out propagation delays are constrained in the
preference file:
FREQUENCY NET "ip_macclk_c" 66 MHZ;
CLOCK_TO_OUT ALLPORTS 7.000000 ns CLKPORT "ip_macclk" ;
See Figure 16-6 for the block diagram for this example. The resulting Trace report is shown in Figure 16-7.
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