參數(shù)資料
型號： LFXP3E-4TN144I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 306/397頁
文件大?。?/td> 0K
描述： IC FPGA 3.1KLUTS 144TQFP
標準包裝： 60
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計： 55296
輸入/輸出數(shù)： 100
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應商設備封裝： 144-TQFP（20x20）
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Board Timing Guidelines
Lattice Semiconductor
for the DDR SDRAM Controller IP Core
17-14
From the Set-up Report below, which was run for MAX conditions. The report shown here is for ddr_ad.
tCCTRL (max) = (6.392-3.271) + 1.713 = 4.834 ns
Find delays similarly for ddr_ras_n, ddr_cas_n, ddr_we_n, ddr_ba, ddr_cs_n and ddr_cke signals. Then take the
max of those delays as tCCTRL (max).
============================================================================================
Preference: CLOCK_TO_OUT PORT “ddr_ad_*” 5.500000 ns CLKNET “ddr_clk_c” ;
12 items scored, 0 timing errors detected.
Passed:
The following path meets requirements by 0.666ns
Logical Details:
Cell type
Pin type
Cell name
(clock net +/-)
Source:
Unknown
Q
U1_ddrct_np_o4_1_008/U1_cmdexe/ddr_adZ0Z_6
(from
ddr_clk_c -)
Destination:
Port
Pad
ddr_ad_6
Data Path Delay:
1.713ns
(100.0% logic, 0.0% route), 1 logic levels.
Clock Path Delay:
6.392ns
(28.4% logic, 71.6% route), 2 logic levels.
Constraint Details:
6.392ns delay clk to ddr_ad_6 less
3.271ns feedback compensation
1.713ns delay ddr_ad_6 to ddr_ad_6 (totaling 4.834ns) meets
5.500ns offset clk to ddr_ad_6 by 0.666ns
Physical Path Details:
Clock path clk to ddr_ad_6:
Name
Fanout
Delay (ns)
Site
Resource
IN_DEL
---
1.431
AB4.PAD to
AB4.INCK clk
ROUTE
1
0.816
AB4.INCK to
LLHPPLL.CLKIN clk_c
MCLK_DEL
---
0.385
LLHPPLL.CLKIN to
LLHPPLL.MCLK U2_ddr_pll_orca/ddr_pll_0_0
ROUTE
449
3.760
LLHPPLL.MCLK to
AE14.SC ddr_clk_c
--------
6.392
(28.4% logic, 71.6% route), 2 logic levels.
Data path ddr_ad_6 to ddr_ad_6:
Name
Fanout
Delay (ns)
Site
Resource
OUTREG_DEL
---
1.713
AE14.SC to
AE14.PAD ddr_ad_6 (from ddr_clk_c)
--------
1.713
(100.0% logic, 0.0% route), 1 logic levels.
Feedback path:
Name
Fanout
Delay (ns)
Site
Resource
NCLK_DEL
---
0.385
LLHPPLL.CLKIN to
LLHPPLL.NCLK U2_ddr_pll_orca/ddr_pll_0_0
ROUTE
136
2.886
LLHPPLL.NCLK to
LLHPPLL.FB pll_nclk
--------
3.271
(11.8% logic, 88.2% route), 1 logic levels.
Report:
4.834ns is the minimum offset for this preference.
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PDF描述
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