參數(shù)資料
型號： LFXP3E-4TN144I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 198/397頁
文件大?。?/td> 0K
描述： IC FPGA 3.1KLUTS 144TQFP
標(biāo)準(zhǔn)包裝： 60
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計： 55296
輸入/輸出數(shù)： 100
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysCLOCK PLL Design and Usage Guide
11-21
Physical Path Details:
Clock path pll_inst/pll_utp_0_0 to PFU_33:
Name
Fanout Delay (ns)
Site
Resource
ROUTE
49
2.892
ULPPLL.MCLK to
R3C14.CLK0 pll_rxclk
--------
2.892 (0.0% logic, 100.0% route), 0 logic levels.
If CLKPORT is used, the trace is complete back to the clock port resource and provides PLL compensation timing
numbers.
CLOCK_TO_OUT PORT "RxAddr_0" 6.000000 ns CLKPORT "RxClk" ;
The above preference will yield the following clock path:
Clock path RxClk to PFU_33:
Name
Fanout Delay (ns)
Site
Resource
IN_DEL
---
1.431
D5.PAD to
D5.INCK RxClk
ROUTE
1
0.843
D5.INCK to ULPPLL.CLKIN RxClk_c
MCLK_DEL
---
3.605 ULPPLL.CLKIN to
ULPPLL.MCLK pll_inst/pll_utp_0_0
ROUTE
49
2.892
ULPPLL.MCLK to
R3C14.CLK0 pll_rxclk
--------
8.771 (57.4% logic, 42.6% route), 2 logic levels.
INPUT_SETUP
Specifies an setup time requirement for input ports relative to a clock net.
INPUT_SETUP PORT "datain" 2.000000 ns HOLD 1.000000 ns CLKPORT "clk" PLL_PHASE_BACK ;
PLL_PHASE_BACK
This preference is used with INPUT_SETUP when the user wants a trace calculation based on the previous clock
edge.
This preference is useful when setting the PLL output phase adjustment. Since there is no negative phase adjust-
ment provided, the PLL_PHASE_BACK preference works as if negative phase adjustment is available.
For example:
If phase adjustment of -90° of CLKOS is desired, the user can set the phase to 270° and set the INPUT_SETUP
preference with PLL_PHASE_BACK.
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PDF描述
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