參數(shù)資料
型號： LFXP3E-4TN100C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 60/397頁
文件大小： 0K
描述： IC FPGA 3.1KLUTS 62I/O 100-TQFP
標準包裝： 90
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計： 55296
輸入/輸出數(shù)： 62
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysIO Usage Guide
8-12
LOC
This attribute can be used to make pin assignments to the I/O ports in the design. This attribute is only used when
the pin assignments are made in HDL source. Pins assignments can be made directly using the GUI in the Prefer-
ence Editor of the software. The appendices explain this in more detail.
Design Considerations and Usage
This section discusses some of design rules and considerations that need to be taken into account when designing
with the LatticeECP/ECP and LatticeXP sysIO buffer.
Banking Rules
If VCCIO or VCCJ for any bank is set to 3.3V, it is recommended that it be connected to the same power sup-
ply as VCCAUX, thus minimizing leakage.
If VCCIO or VCCJ for any bank is set to 1.2V, it is recommended that it be connected to the same power sup-
ply as VCC, thus minimizing leakage.
When implementing DDR memory interfaces, the VREF1 of the bank is used to provide reference to the
interface pins and cannot be used to power any other referenced inputs.
Only the top and bottom banks (Banks 0, 1, 4, and 5) will support PCI clamps. The left and right side (Banks
2, 3, 6 and 7) do not support PCI Clamp, but will support True LVDS output.
Differential I/O Rules
All the banks can support LVDS input buffers. Only the banks on the right and left side (Banks 2, 3, 6 and 7)
will support True Differential output buffers. The banks on the top and bottom will support the LVDS input
buffers but will not support True LVDS outputs. The user can use emulated LVDS output buffers on these
banks.
All banks support emulated differential buffers using external resistor pack and complementary LVCMOS
drivers.
In LatticeXP devices, not all PIOs have LVDS capability. Only four out of every seven I/Os can provide LVDS
buffer capability. In LatticeECP/EC devices, there are no restrictions on the number of I/Os that can support
LVDS. In both cases LVDS can only be assigned to the TRUE pad. Refer to the device data sheets to see
the pin listing for all the LVDS pairs.
Assigning VREF/ VREF Groups for Referenced Inputs
Each bank has two dedicated VREF input pins, VREF1 and VREF2. Buffers can be grouped to a particular VREF rail,
VREF1 or VREF2. This grouping is done by assigning a PGROUP VREF preference along with the LOCATE
PGROUP preference.
Preference Syntax
PGROUP <pgrp_name> [(VREF <vref_name>)+] (COMP <comp_name>)+;
LOCATE PGROUP <pgrp_name> BANK <bank_num>;
LOCATE VREF <vref_name> SITE <site_name>;
Example of VREF Groups
PGROUP “vref_pg1” VREF “ref1” COMP “ah(0)” COMP “ah(1)” COMP “ah(2)” COMP “ah(3)”
COMP “ah(4)” COMP “ah(5)” COMP “ah(6)” COMP “ah(7)”;
PGROUP “vref_pg2” VREF “ref2” COMP “al(0)” COMP “al(1)” COMP “al(2)” COMP “al(3)”
COMP “al(4)” COMP “al(5)” COMP “al(6)” COMP “al(7)”;
LOCATE VREF “ref1” SITE PR29C;
LOCATE VREF “ref2” SITE PR48B;
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PDF描述
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