參數(shù)資料
型號(hào): LFXP3C-3QN208I
廠商: Lattice Semiconductor Corporation
文件頁(yè)數(shù): 354/397頁(yè)
文件大?。?/td> 0K
描述: IC FPGA 3.1KLUTS 136I/O 208-PQFP
標(biāo)準(zhǔn)包裝: 48
系列: XP
邏輯元件/單元數(shù): 3000
RAM 位總計(jì): 55296
輸入/輸出數(shù): 136
電源電壓: 1.71 V ~ 3.465 V
安裝類(lèi)型: 表面貼裝
工作溫度: -40°C ~ 100°C
封裝/外殼: 208-BFQFP
供應(yīng)商設(shè)備封裝: 208-PQFP(28x28)
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Table of Contents
Lattice Semiconductor
LatticeXP Family Handbook
5
LatticeECP/EC and LatticeXP sysCLOCK PLL Design and Usage Guide
Introduction ...................................................................................................................................................... 11-1
Features ........................................................................................................................................................... 11-1
Functional Description...................................................................................................................................... 11-1
PLL Divider and Delay Blocks................................................................................................................. 11-1
PLL Inputs and Outputs .......................................................................................................................... 11-2
PLL Attributes.......................................................................................................................................... 11-3
LatticeECP/EC and LatticeXP PLL Primitive Definitions.................................................................................. 11-4
PLL Attributes Definitions........................................................................................................................ 11-4
Dynamic Delay Adjustment ..................................................................................................................... 11-6
PLL Usage in IPexpress................................................................................................................................... 11-7
Including sysCLOCK PLLs in a Design................................................................................................... 11-7
IPexpress Usage..................................................................................................................................... 11-7
EHXPLLB Example Projects ................................................................................................................... 11-9
Equations for Generating Input and Output Frequency Ranges .................................................................... 11-10
fVCO Constraint ..................................................................................................................................... 11-10
fPFD Constraint ...................................................................................................................................... 11-10
Clock Distribution in LatticeECP/EC and LatticeXP ....................................................................................... 11-11
Primary Clock Sources and Distribution................................................................................................ 11-11
Clock Net Preferences ................................................................................................................................... 11-12
Primary-Pure and Primary-DCS............................................................................................................ 11-12
Global Primary Clock and Quadrant Primary Clock .............................................................................. 11-12
Secondary Clock Sources and Distribution........................................................................................... 11-13
Limitations on Secondary Clock Availability.......................................................................................... 11-13
Dynamic Clock Selection (DCS) .................................................................................................................... 11-14
DCS Waveforms ................................................................................................................................... 11-15
Use of DCS with PLL ............................................................................................................................ 11-17
Other Design Considerations ......................................................................................................................... 11-17
Jitter Considerations ............................................................................................................................. 11-17
Simulation Limitations ........................................................................................................................... 11-17
PCB Layout Recommendations for VCCPLL and GNDPLL if Separate Pins are Available ................. 11-18
DCS Usage with Verilog........................................................................................................................ 11-18
DCS Usage with VHDL .................................................................................................................................. 11-18
Technical Support Assistance........................................................................................................................ 11-19
Revision History ............................................................................................................................................. 11-19
Appendix A. Clock Preferences ..................................................................................................................... 11-20
ASIC...................................................................................................................................................... 11-20
FREQUENCY........................................................................................................................................ 11-20
MAXSKEW............................................................................................................................................ 11-20
MULTICYCLE ....................................................................................................................................... 11-20
PERIOD ................................................................................................................................................ 11-20
PROHIBIT ............................................................................................................................................. 11-20
CLOCK_TO_OUT ................................................................................................................................. 11-20
INPUT_SETUP ..................................................................................................................................... 11-21
PLL_PHASE_BACK.............................................................................................................................. 11-21
Power Estimation and Management for LatticeECP/EC and LatticeXP Devices
Introduction ...................................................................................................................................................... 12-1
Power Supply Sequencing and Hot Socketing................................................................................................. 12-1
Power Calculator Hardware Assumptions........................................................................................................ 12-1
Power Calculator.............................................................................................................................................. 12-1
Power Calculator Equations.................................................................................................................... 12-2
Starting the Power Calculator ................................................................................................................. 12-3
Starting a Power Calculator Project ........................................................................................................ 12-5
Power Calculator Main Window .............................................................................................................. 12-6
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PDF描述
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參數(shù)描述
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LFXP3C-3T100C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 3.1K LUTs 62 IO 1.8/ 2.5/3.3V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3C-3T100I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 3.1K LUTs 62 IO 1.8/ 2.5/3.3V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3C-3T144C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 3.1K LUTs 100 I/O 1.8/2.5/3.3V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3C-3T144I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 3.1K LUTs 100 I/O 1.8/2.5/3.3V IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256