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參數(shù)資料
| 型號： | LFXP3C-3QN208I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 332/397頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 3.1KLUTS 136I/O 208-PQFP |
| 標(biāo)準(zhǔn)包裝： | 48 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 3000 |
| RAM 位總計(jì)： | 55296 |
| 輸入/輸出數(shù)： | 136 |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
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Table of Contents
Lattice Semiconductor
LatticeXP Family Handbook
3
VCCAUX (3.3V) ........................................................................................................................................... 8-3
VCCJ (1.2V/1.5V/1.8V/2.5V/3.3V).............................................................................................................. 8-3
Input Reference Voltage (VREF1, VREF2)................................................................................................... 8-3
VREF1 for DDR Memory Interface ............................................................................................................. 8-3
Mixed Voltage Support in a Bank.............................................................................................................. 8-4
sysIO Standards Supported in Each Bank......................................................................................................... 8-5
LVCMOS Buffer Configurations ......................................................................................................................... 8-5
Programmable Pull-up/Pull-Down/Buskeeper........................................................................................... 8-5
Programmable Drive ................................................................................................................................. 8-5
Programmable Slew Rate ......................................................................................................................... 8-7
Open Drain Control ................................................................................................................................... 8-7
Differential SSTL and HSTL Support ................................................................................................................. 8-7
PCI Support with Programmable PCICLAMP .................................................................................................... 8-7
5V Interface with PCI Clamp Diode.................................................................................................................... 8-8
Programmable Input Delay ................................................................................................................................ 8-9
Software sysIO Attributes................................................................................................................................... 8-9
IO_TYPE ................................................................................................................................................... 8-9
OPENDRAIN........................................................................................................................................... 8-10
DRIVE ..................................................................................................................................................... 8-10
PULLMODE ............................................................................................................................................ 8-11
PCICLAMP.............................................................................................................................................. 8-11
SLEWRATE ............................................................................................................................................ 8-11
FIXEDDELAY.......................................................................................................................................... 8-11
DIN/DOUT............................................................................................................................................... 8-11
LOC......................................................................................................................................................... 8-12
Design Considerations and Usage................................................................................................................... 8-12
Banking Rules ......................................................................................................................................... 8-12
Differential I/O Rules ............................................................................................................................... 8-12
Assigning VREF/ VREF Groups for Referenced Inputs............................................................................. 8-12
Differential I/O Implementation......................................................................................................................... 8-13
LVDS....................................................................................................................................................... 8-13
BLVDS .................................................................................................................................................... 8-13
RSDS ...................................................................................................................................................... 8-13
LVPECL .................................................................................................................................................. 8-13
Differential SSTL and HSTL.................................................................................................................... 8-13
Technical Support Assistance.......................................................................................................................... 8-13
Appendix A. HDL Attributes for Synplify
and Precision RTL Synthesis ........................................................ 8-15
VHDL Synplify/Precision RTL Synthesis.......................................................................................................... 8-15
Syntax ..................................................................................................................................................... 8-15
Examples ................................................................................................................................................ 8-15
Verilog for Synplify ........................................................................................................................................... 8-18
Syntax ..................................................................................................................................................... 8-18
Examples ................................................................................................................................................ 8-18
Verilog for Precision RTL Synthesis................................................................................................................. 8-20
Syntax ..................................................................................................................................................... 8-20
Example .................................................................................................................................................. 8-20
Appendix B. sysIO Attributes Using Preference Editor User Interface.............................................................8-22
Appendix C. sysIO Attributes Using Preference File (ASCII File) .................................................................... 8-23
IOBUF ..................................................................................................................................................... 8-23
LOCATE.................................................................................................................................................. 8-23
USE DIN CELL........................................................................................................................................ 8-24
USE DOUT CELL.................................................................................................................................... 8-24
PGROUP VREF ...................................................................................................................................... 8-24
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFXP3-C-3T100C | 制造商:Lattice Semiconductor 功能描述:FPGA LatticeXP Family 3000 Cells 320MHz 130nm (CMOS) Technology 1.8V/2.5V/3.3V 100-Pin TQFP Tray |
| LFXP3C-3T100C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 62 IO 1.8/ 2.5/3.3V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP3C-3T100I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 62 IO 1.8/ 2.5/3.3V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP3C-3T144C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 100 I/O 1.8/2.5/3.3V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP3C-3T144I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 100 I/O 1.8/2.5/3.3V IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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