參數(shù)資料
型號： LFXP20E-5F484C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 350/397頁
文件大?。?/td> 0K
描述： IC FPGA 19.7KLUTS 340I/O 484-BGA
標(biāo)準(zhǔn)包裝： 60
系列： XP
邏輯元件/單元數(shù)： 20000
RAM 位總計： 405504
輸入/輸出數(shù)： 340
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FPBGA（23x23）
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3-16
DC and Switching Characteristics
Lattice Semiconductor
LatticeXP Family Data Sheet
LatticeXP External Switching Characteristics
Over Recommended Operating Conditions
Parameter
Description
Device
-5
-4
-3
Units
Min.
Max.
Min.
Max.
Min.
Max.
General I/O Pin Parameters (Using Primary Clock without PLL)
1
tCO
Clock to Output - PIO Output Register
LFXP3
—
5.12
—
6.12
—
7.43
ns
LFXP6
—
5.30
—
6.34
—
7.69
ns
LFXP10
—
5.52
—
6.60
—
8.00
ns
LFXP15
—
5.72
—
6.84
—
8.29
ns
LFXP20
—
5.97
—
7.14
—
8.65
ns
tSU
Clock to Data Setup - PIO Input Register
LFXP3
-0.40
—
-0.28
—
-0.16
—
ns
LFXP6
-0.33
—
-0.32
—
-0.30
—
ns
LFXP10
-0.61
—
-0.71
—
-0.81
—
ns
LFXP15
-0.71
—
-0.77
—
-0.87
—
ns
LFXP20
-0.95
—
-1.14
—
-1.35
—
ns
tH
Clock to Data Hold - PIO Input Register
LFXP3
2.10
—
2.50
—
2.98
—
ns
LFXP6
2.28
—
2.72
—
3.24
—
ns
LFXP10
3.02
—
3.51
—
3.71
—
ns
LFXP15
2.70
—
3.22
—
3.85
—
ns
LFXP20
2.95
—
3.52
—
4.21
—
ns
tSU_DEL
Clock to Data Setup - PIO Input Register
with Input Data Delay
LFXP3
2.38
—
2.49
—
2.66
—
ns
LFXP6
2.92
—
3.18
—
3.42
—
ns
LFXP10
2.72
—
2.75
—
2.84
—
ns
LFXP15
2.99
—
3.13
—
3.18
—
ns
LFXP20
4.47
—
4.56
—
4.80
—
ns
tH_DEL
Clock to Data Hold - PIO Input Register with
Input Data Delay
LFXP3
-0.70
—
-0.80
—
-0.92
—
ns
LFXP6
-0.47
—
-0.38
—
-0.31
—
ns
LFXP10
-0.60
—
-0.47
—
-0.32
—
ns
LFXP15
-1.05
—
-0.98
—
-1.01
—
ns
LFXP20
-0.80
—
-0.58
—
-0.31
—
ns
fMAX_IO
Clock Frequency of I/O and PFU Register
All
—
400
—
360
—
320
MHz
DDR I/O Pin Parameters
2
tDVADQ
Data Valid After DQS (DDR Read)
All
—
0.19
—
0.19
—
0.19
UI
tDVEDQ
Data Hold After DQS (DDR Read)
All
0.67
—
0.67
—
0.67
—
UI
tDQVBS
Data Valid Before DQS
All
0.20
—
0.20
—
0.20
—
UI
tDQVAS
Data Valid After DQS
All
0.20
—
0.20
—
0.20
—
UI
fMAX_DDR
DDR Clock Frequency
All
95
166
95
133
95
100
MHz
Primary and Secondary Clocks
fMAX_PRI
Frequency for Primary Clock Tree
All
—
450
—
412
—
375
MHz
tW_PRI
Clock Pulse Width for Primary Clock
All
1.19
—
1.19
—
1.19
—
ns
tSKEW_PRI Primary Clock Skew within an I/O Bank
LFXP3/6/10/15
—
250
—
300
—
350
ps
LFXP20
—
300
—
350
—
400
ps
1. General timing numbers based on LVCMOS 2.5, 12mA.
2. DDR timing numbers based on SSTL I/O.
Timing v.F0.11
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PDF描述
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