參數(shù)資料
型號： LFXP15E-4FN256C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 376/397頁
文件大?。?/td> 0K
描述： IC FPGA 15.5KLUTS 188I/O 256-BGA
標準包裝： 90
系列： XP
邏輯元件/單元數(shù)： 15000
RAM 位總計： 331776
輸入/輸出數(shù)： 188
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-BGA
供應商設備封裝： 256-FPBGA（17x17）
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Table of Contents
Lattice Semiconductor
LatticeXP Family Handbook
7
Hierarchical Coding................................................................................................................................. 15-1
Design Partitioning .................................................................................................................................. 15-2
State Encoding Methodologies for State Machines ................................................................................ 15-3
Coding Styles for FSM ............................................................................................................................ 15-5
Using Pipelines in the Designs................................................................................................................ 15-6
Comparing IF statement and CASE statement .......................................................................................15-7
Avoiding Non-intentional Latches............................................................................................................ 15-8
HDL Design with Lattice Semiconductor FPGA Devices ................................................................................. 15-8
Lattice Semiconductor FPGA Synthesis Library ..................................................................................... 15-8
Implementing Multiplexers .................................................................................................................... 15-10
Clock Dividers ....................................................................................................................................... 15-10
Register Control Signals ....................................................................................................................... 15-12
Use PIC Features.................................................................................................................................. 15-14
Implementation of Memories................................................................................................................. 15-16
Preventing Logic Replication and Limited Fanout.................................................................................15-16
Use ispLEVER Project Navigator Results for Device Utilization and Performance .............................. 15-17
Technical Support Assistance........................................................................................................................ 15-17
Lattice Semiconductor FPGA Successful Place and Route
Introduction ...................................................................................................................................................... 16-1
ispLEVER Place and Route Software (PAR) ................................................................................................... 16-1
Placement ............................................................................................................................................... 16-1
Routing.................................................................................................................................................... 16-1
Timing Driven PAR Process.................................................................................................................... 16-2
General Strategy Guidelines ............................................................................................................................ 16-2
Typical Design Preferences .................................................................................................................... 16-2
Proper Preferences ................................................................................................................................. 16-3
Translating Board Requirements into FPGA Preferences ...................................................................... 16-4
Analyzing Timing Reports ................................................................................................................................ 16-6
Example 1. Multicycle Between Two Different Clocks ............................................................................ 16-6
Example 2. CLOCK_TO_OUT with PLL Feedback................................................................................. 16-8
ispLEVER Controlled Place and Route.......................................................................................................... 16-10
Running Multiple Routing Passes ......................................................................................................... 16-10
Using Multiple Placement Iterations (Cost Tables) ...............................................................................16-11
Clock Boosting ...................................................................................................................................... 16-12
Guided Map and PAR .................................................................................................................................... 16-14
Notes on Guided Mapping .................................................................................................................... 16-15
Notes on Guided PAR........................................................................................................................... 16-15
Conclusion ..................................................................................................................................................... 16-15
Technical Support Assistance........................................................................................................................ 16-16
Board Timing Guidelines for the DDR SDRAM Controller IP Core
Introduction ...................................................................................................................................................... 17-1
Read Operation................................................................................................................................................ 17-2
Set-up Time Calculation for the Data Input (Max. Case) ........................................................................ 17-3
Hold Time Calculation for the Data Input (Min. Case)............................................................................. 17-3
Write Operation ................................................................................................................................................ 17-4
Write Set-up ............................................................................................................................................ 17-4
Write Hold ............................................................................................................................................... 17-5
Address and Command Signals....................................................................................................................... 17-5
Set-up Calculation................................................................................................................................... 17-6
Hold Calculation ...................................................................................................................................... 17-7
Board Design Guidelines ................................................................................................................................. 17-7
Technical Support Assistance.......................................................................................................................... 17-8
Appendix A. Example Extractions of Delays from Timing Reports .................................................................. 17-9
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PDF描述
AMC26DREI-S93 CONN EDGECARD 52POS .100 EYELET
ACC40DREI-S93 CONN EDGECARD 80POS .100 EYELET
ABC40DREI-S93 CONN EDGECARD 80POS .100 EYELET
LT3029HMSE#PBF IC REG LDO ADJ .5A 16MSOP
LT3015IT-5#PBF IC REG LDO -5V 1.5A TO-220-5
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參數(shù)描述
LFXP15E-4FN256I 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 188 IO 1. 2V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP15E-4FN388C 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 268 IO 1. 2V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP15E-4FN388I 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 268 IO 1. 2V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP15E-4FN484C 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 1.2V -4 S pd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP15E-4FN484I 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 1.2V -4 S pd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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