參數(shù)資料
型號(hào)： LFXP10C-3F388I
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 116/397頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 9.7KLUTS 244I/O 388-BGA
標(biāo)準(zhǔn)包裝： 60
系列： XP
邏輯元件/單元數(shù)： 10000
RAM 位總計(jì)： 221184
輸入/輸出數(shù)： 244
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 388-BBGA
供應(yīng)商設(shè)備封裝： 388-FPBGA（23x23）
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9-37
Memory Usage Guide
Lattice Semiconductor
LatticeECP/EC and LatticeXP Devices
Dual Clock First In First Out (FIFO_DC) Memory: The FIFO_DC or the dual clock FIFO is also an emulated
FIFO. Again the address logic and the flag logic is implemented in the FPGA fabric around the RAM.
The ports available on the FIFO_DC are:
Reset
RPReset
WrClock
RdClock
WrEn
RdEn
Data
Q
Full Flag
Almost Full Flag
Empty Flag
Almost Empty Flag
FIFO_DC Flags: FIFO_DC, as an emulated FIFO, required the flags to be implemented in the FPGA logic around
the block RAM. Because of the two clocks, the flags are required to change clock domains from read clock to write
clock and vice versa. This adds latency to the flags either during assertion or during de-assertion. The latency can
be avoided only in one of the cases (either assertion or de-assertion).
In the current emulated FIFO, there is no latency during assertion of these flags. Thus, when these flag go true,
there is no latency. However this causes the latency during the de-assertion.
Let us assume that we start to write into the FIFO_DC to fill it. The write operation is controlled by WrClock and
WrEn, however it takes extra RdClock cycles for de-assertion of Empty and Almost Empty flags.
On the other hand, de-assertion of Full and Almost Full result in reading out the data from the FIFO_DC. It takes
extra WrClock cycles after reading the data for these flags to come out.
With this in mind, let us look at the FIFO_DC without output register waveforms. Figure 9-42 shows the operation of
the FIFO_DC when it is empty and the data starts to get written into it.
相關(guān)PDF資料
PDF描述
IDT72V51443L7-5BB8 IC FLOW CTRL MULTI QUEUE 256-BGA
LFEC15E-3FN256C IC FPGA 15.3KLUTS 256FPBGA
LFECP10E-3QN208I IC FPGA 10.2KLUTS 208PQFP
LFECP10E-4QN208C IC FPGA 10.2KLUTS 208PQFP
IDT89HPES24NT3ZBBX IC PCI SW 24LANE 3PORT 420-SBGA
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參數(shù)描述
LFXP10C-3F388IES 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP10C-3FN256C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 9.7K LUTS 188 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP10C-3FN256I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 9.7K LUTs 188 IO 1.8 /2.5/3.3V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP10C-3FN388C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 9.7K LUTS 244 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP10C-3FN388I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 9.7K LUTs 244 IO 1.8 /2.5/3.3V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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