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參數(shù)資料
| 型號： | LFEC33E-3F484C |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 英文描述： | LatticeECP/EC Family Data Sheet |
| 中文描述： | FPGA, 4096 CLBS, 32800 GATES, 420 MHz, PBGA484 |
| 封裝： | 23 X 23 MM, FPBGA-484 |
| 文件頁數(shù)： | 25/117頁 |
| 文件大?。?/td> | 557K |
| 代理商： | LFEC33E-3F484C |
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2-22
Architecture
Lattice Semiconductor
LatticeECP/EC Family Data Sheet
Table 2-12. PIO Signal List
Figure 2-24. DQS Routing
PIO
The PIO contains four blocks: an input register block, output register block, tristate register block and a control logic
block. These blocks contain registers for both single data rate (SDR) and double data rate (DDR) operation along
with the necessary clock and selection logic. Programmable delay lines used to shift incoming clock and data sig-
nals are also included in these blocks.
Name
Type
Description
CE0, CE1
CLK0, CLK1
LSR
GSRN
INCK
DQS
INDD
INFF
IPOS0, IPOS1
ONEG0
OPOS0,
OPOS1 ONEG1
TD
DDRCLKPOL
Control from the core
Control from the core
Control from the core
Control from routing
Input to the core
Input to PIO
Input to the core
Input to the core
Input to the core
Control from the core
Control from the core
Tristate control from the core
Tristate control from the core
Control from clock polarity bus
Clock enables for input and output block FFs.
System clocks for input and output blocks.
Local Set/Reset.
Global Set/Reset (active low).
Input to Primary Clock Network or PLL reference inputs.
DQS signal from logic (routing) to PIO.
Unregistered data input to core.
Registered input on positive edge of the clock (CLK0).
DDRX registered inputs to the core.
Output signals from the core for SDR and DDR operation.
Output signals from the core for DDR operation
Signals to Tristate Register block for DDR operation.
Tristate signal from the core used in SDR operation.
Controls the polarity of the clock (CLK0) that feed the DDR input block.
PIO A
PIO B
PADA "T"
LVDS Pair
PADB "C"
PIO B
PIO A
PIO B
PIO A
Assigned
DQS Pin
PADA "T"
DQS
sysIO
Buffer
PADB "C"
LVDS Pair
PADA "T"
LVDS Pair
PADB "C"
PIO A
PIO B
PADA "T"
LVDS Pair
PADB "C"
PIO A
PIO B
PADA "T"
LVDS Pair
PADB "C"
PIO A
PIO B
PADA "T"
LVDS Pair
PADB "C"
PIO A
PIO B
PADA "T"
LVDS Pair
PADB "C"
PIO A
PIO B
PADA "T"
LVDS Pair
PADB "C"
Delay
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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