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參數(shù)資料
| 型號(hào)： | LC5256MV-5FN256I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 15/99頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CPLD 256MACROCELLS 256FPBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | ispXPLD® 5000MV |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 5.0ns |
| 電壓電源 - 內(nèi)部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數(shù)目： | 8 |
| 宏單元數(shù)： | 256 |
| 輸入/輸出數(shù)： | 141 |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-BGA |
| 供應(yīng)商設(shè)備封裝： | 256-FPBGA（17x17） |
| 包裝： | 托盤 |
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Lattice Semiconductor
ispXPLD 5000MX Family Data Sheet
18
Figure 17. I/O Cell
Table 10. Shared PTOE Segments
sysIO Standards
Each I/O within a bank is individually configurable based on the VCCO and VREF settings. Some standards also
require the use of an external termination voltage. Table 12 lists the sysIO standards with the typical values for
VCCO, VREF and VTT. For more information on the sysIO capability, refer to TN1000, sysIO Usage Guidelines for
Table 11. Number of I/Os per Bank
Device
MFBs Associated With Segments
ispXPLD 5256MX
(A, B, C, D) (E, F, G, H)
ispXPLD 5512MX
(A, B, C, D) (E, F, G, H)
(I, J, K, L) (M, N, O, P)
ispXPLD 5768MX
(A, B, C, D) (E, F, G, H)
(I, J, K, L) (M, N, O, P)
(Q, R, S, T) (U, V, W, Z)
ispXPLD 51024MX
(A, B, C, D) (E, F, G, H)
(I, J, K, L) (M, N, O, P)
(Q, R, S, T) (U, V, W, Z)
(Y, Z, AA, AB) (AC, AD, AE, AF)
Device
Maximum Number of I/Os per Bank (n)
ispXPLD 5256MX
36
ispXPLD 5512MX
68
ispXPLD 5768MX
96
ispXPLD 51024MX
96
SELECT
DEVICES
DISCONTINUED
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| R15P212S/R6.4 | CONV DC/DC 2W 15VIN 12VOUT |
| VI-B52-CY-F3 | CONVERTER MOD DC/DC 15V 50W |
| R15P212S/X2/R6.4 | CONV DC/DC 2W 15VIN 12VOUT |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| LC5256MV-5FN484I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
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