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參數(shù)資料
| 型號： | LC4512Z |
| 廠商： | Lattice Semiconductor Corporation |
| 英文描述： | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High density PDLs |
| 中文描述： | 3.3V/2.5V/1.8V在系統(tǒng)可編程超快高密度PDLs |
| 文件頁數(shù)： | 27/91頁 |
| 文件大?。?/td> | 851K |
| 代理商： | LC4512Z |
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Lattice Semiconductor
ispMACH 4000V/B/C/Z Family Data Sheet
27
ispMACH 4000V/B/C Internal Timing Parameters
Over Recommended Operating Conditions
Parameter
Description
-2.5
-2.7
-3
-3.5
Units
In/Out Delays
t
IN
t
GOE
t
GCLK_IN
t
BUF
t
EN
t
DIS
Routing/GLB Delays
Input Buffer Delay
—
0.60
—
0.60
—
0.70
—
0.70
ns
Global OE Pin Delay
—
2.04
—
2.54
—
3.04
—
3.54
ns
Global Clock Input Buffer Delay
—
0.78
—
1.28
—
1.28
—
1.28
ns
Delay through Output Buffer
—
0.85
—
0.85
—
0.85
—
0.85
ns
Output Enable Time
—
0.96
—
0.96
—
0.96
—
0.96
ns
Output Disable Time
—
0.96
—
0.96
—
0.96
—
0.96
ns
t
ROUTE
t
MCELL
Delay through GRP
—
0.61
—
0.81
—
1.01
—
1.01
ns
Macrocell Delay
—
0.45
—
0.55
—
0.55
—
0.65
ns
t
INREG
Input Buffer to Macrocell Register
Delay
—
0.11
—
0.31
—
0.31
—
0.31
ns
t
FBK
t
PDb
t
PDi
Register/Latch Delays
Internal Feedback Delay
—
0.00
—
0.00
—
0.00
—
0.00
ns
5-PT Bypass Propagation Delay
—
0.44
—
0.44
—
0.44
—
0.94
ns
Macrocell Propagation Delay
—
0.64
—
0.64
—
0.64
—
0.94
ns
t
S
D-Register Setup Time
(Global Clock)
0.92
—
1.12
—
1.02
—
0.92
—
ns
t
S_PT
D-Register Setup Time
(Product Term Clock)
1.42
—
1.32
—
1.32
—
1.32
—
ns
t
ST
T-Register Setup Time
(Global Clock)
1.12
—
1.32
—
1.22
—
1.12
—
ns
t
ST_PT
T-Register Setup Time
(Product Term Clock)
1.42
—
1.32
—
1.32
—
1.32
—
ns
t
H
t
HT
D-Register Hold Time
0.88
—
0.68
—
0.98
—
1.08
—
ns
T-Register Hold Time
0.88
—
0.68
—
0.98
—
1.08
—
ns
t
SIR
D-Input Register Setup Time
(Global Clock)
0.82
—
1.37
—
1.27
—
1.27
—
ns
t
SIR_PT
D-Input Register Setup Time
(Product Term Clock)
1.45
—
1.45
—
1.45
—
1.45
—
ns
t
HIR
D-Input Register Hold Time
(Global Clock)
0.88
—
0.63
—
0.73
—
0.73
—
ns
t
HIR_PT
D-Input Register Hold Time
(Product Term Clock)
0.88
—
0.63
—
0.73
—
0.73
—
ns
t
COi
Register Clock to Output/Feedback
MUX Time
—
0.52
—
0.52
—
0.52
—
0.52
ns
t
CES
t
CEH
Clock Enable Setup Time
2.25
—
2.25
—
2.25
—
2.25
—
ns
Clock Enable Hold Time
1.88
—
1.88
—
1.88
—
1.88
—
ns
t
SL
Latch Setup Time
(Global Clock)
0.92
—
1.12
—
1.02
—
0.92
—
ns
t
SL_PT
Latch Setup Time (Product Term
Clock)
1.42
—
1.32
—
1.32
—
1.32
—
ns
t
HL
Latch Hold Time
1.17
—
1.17
—
1.17
—
1.17
—
ns
t
GOi
Latch Gate to Output/Feedback
MUX Time
—
0.33
—
0.33
—
0.33
—
0.33
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LC4128ZC-42M132C1 | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High density PDLs |
| LC4128ZC-42T100C | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High density PDLs |
| LC4128ZC-75M132C1 | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High density PDLs |
| LC4128ZC-75T100C | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High density PDLs |
| LC4032ZC-75T48I | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High density PDLs |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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