參數資料
型號： LC4256V-5F256BC
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： PLD
英文描述： 3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs
中文描述： EE PLD, 5 ns, PBGA256
封裝： FPBGA-256
文件頁數： 34/74頁
文件大?。?/td> 255K
代理商： LC4256V-5F256BC
Lattice Semiconductor
ispMACH 4000V/B/C/Z Family Data Sheet
34
ispMACH 4032Z Timing Adders
1, 2
Adder
Type
Base
Parameter
Description
-35
-5
-7
Units
Min.
Max.
Min.
Max.
Min.
Max.
Optional Delay Adders
t
INDIO
t
EXP
t
ORP
t
BLA
t
IOI
Input Adjusters
LVTTL_in
LVCMOS33_in
LVCMOS25_in
LVCMOS18_in
PCI_in
t
IOO
Output Adjusters
LVTTL_out
t
INREG
t
MCELL
—
t
ROUTE
Input register delay
Product term expander delay
Output routing pool delay
Additional block loading adder
—
—
—
—
1.00
0.40
0.40
0.04
—
—
—
—
1.00
0.50
0.05
0.05
—
—
—
—
1.00
0.50
0.05
0.05
ns
ns
ns
ns
t
IN,
t
GCLK_IN,
t
GOE
t
IN,
t
GCLK_IN,
t
GOE
t
IN,
t
GCLK_IN,
t
GOE
t
IN,
t
GCLK_IN,
t
GOE
t
IN,
t
GCLK_IN,
t
GOE
Using LVTTL standard
Using LVCMOS 3.3 standard
Using LVCMOS 2.5 standard
Using LVCMOS 1.8 standard
Using PCI compatible input
—
—
—
—
—
0.70
0.70
0.40
0.00
0.70
—
—
—
—
—
0.70
0.70
0.40
0.00
0.70
—
—
—
—
—
0.70
0.70
0.40
0.00
0.70
ns
ns
ns
ns
ns
t
BUF,
t
EN,
t
DIS
Output con
fi
gured as TTL
buffer
Output con
fi
gured as 3.3V
buffer
Output con
fi
gured as 2.5V
buffer
Output con
fi
gured as 1.8V
buffer
Output con
fi
gured as PCI
compatible buffer
Output con
fi
gured for slow
slew rate
—
0.70
—
0.70
—
0.70
ns
LVCMOS33_out t
BUF,
t
EN,
t
DIS
—
0.70
—
0.70
—
0.70
ns
LVCMOS25_out t
BUF,
t
EN,
t
DIS
—
0.40
—
0.40
—
0.40
ns
LVCMOS18_out t
BUF,
t
EN,
t
DIS
—
0.00
—
0.00
—
0.00
ns
PCI_out
t
BUF,
t
EN,
t
DIS
—
0.70
—
0.70
—
0.70
ns
Slow Slew
t
BUF,
t
EN
—
1.00
—
1.00
—
1.00
ns
1. Preliminary information.
2. Refer to Technical Note TN 1004: ispMACH 4000 Timing Model Design and Usage Guidelines for information regarding use of these
adders.
Note: Open drain timing is the same as corresponding LVCMOS timing.
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PDF描述
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