參數(shù)資料
型號(hào)： LAMXO640C-3FTN256E
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 6/77頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 640LUTS 256TQFP
標(biāo)準(zhǔn)包裝： 90
系列： LA-MachXO
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 4.9ns
電壓電源 - 內(nèi)部： 1.71 V ~ 3.465 V
宏單元數(shù)： 320
輸入/輸出數(shù)： 159
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FTBGA（17x17）
包裝： 托盤
2-11
Architecture
Lattice Semiconductor
LA-MachXO Automotive Family Data Sheet
Bus Size Matching
All of the multi-port memory modes support different widths on each of the ports. The RAM bits are mapped LSB
word 0 to MSB word 0, LSB word 1 to MSB word 1 and so on. Although the word size and number of words for
each port varies, this mapping scheme applies to each port.
RAM Initialization and ROM Operation
If desired, the contents of the RAM can be pre-loaded during device conguration. By preloading the RAM block
during the chip conguration cycle and disabling the write controls, the sysMEM block can also be utilized as a
ROM.
Memory Cascading
Larger and deeper blocks of RAMs can be created using EBR sysMEM Blocks. Typically, the Lattice design tools
cascade memory transparently, based on specic design inputs.
Single, Dual, Pseudo-Dual Port and FIFO Modes
Figure 2-12 shows the ve basic memory congurations and their input/output names. In all the sysMEM RAM
modes, the input data and address for the ports are registered at the input of the memory array. The output data of
the memory is optionally registered at the memory array output.
Figure 2-12. sysMEM Memory Primitives
EBR
AD[12:0]
DI[35:0]
CLK
CE
RST
WE
CS[2:0]
DO[35:0]
Single Port RAM
EBR
True Dual Port RAM
Pseudo-Dual Port RAM
ROM
AD[12:0]
CLK
CE
DO[35:0]
RST
CS[2:0]
EBR
ADA[12:0]
DIA[17:0]
CLKA
CEA
RSTA
WEA
CSA[2:0]
DOA[17:0]
ADB[12:0]
DIB[17:0]
CLKB
CEB
RSTB
WEB
CSB[2:0]
DOB[17:0]
ADW[12:0]
DI[35:0]
CLKW
CEW
ADR[12:0]
DO[35:0]
CER
CLKR
WE
RST
CS[2:0]
FIFO
EBR
DI[35:0]
CLKW
RSTA
DO[35:0]
CLKR
RSTB
RE
RCE
FF
AF
EF
AE
WE
CEW
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PDF描述
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參數(shù)描述
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