參數(shù)資料
型號： KMPC853TVR100A
廠商： Freescale Semiconductor
文件頁數(shù)： 4/88頁
文件大?。?/td> 0K
描述： IC MPU PWRQUICC 100MHZ 256PBGA
標(biāo)準(zhǔn)包裝： 2
系列： MPC8xx
處理器類型： 32-位 MPC8xx PowerQUICC
速度： 100MHz
電壓： 1.8V
安裝類型： 表面貼裝
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-PBGA（23x23）
包裝： 托盤
MPC853T Hardware Specification, Rev. 1
12
Freescale Semiconductor
Mandatory Reset Configurations
Figure 2. Example Voltage Sequencing Circuit
9
Mandatory Reset Configurations
The MPC853T requires a mandatory configuration during reset.
If hardware reset configuration word (HRCW) is enabled, the HRCW[DBGC] value needs to be set to binary X1 in
HRCW, and the SIUMCR[DBGC] should be programmed with the same value in the boot code after reset. This can
be done by asserting the RSTCONF during HRESET assertion.
If HRCW is disabled, the SIUMCR[DBGC] should be programmed with binary X1 in the boot code after reset by
negating the RSTCONF during the HRESET assertion.
The MBMR[GPLB4DIS], PAPAR, PADIR, PBPAR, PBDIR, PCPAR, and PCDIR registers need to be configured
with the mandatory value in Table 6 in the boot code after the reset is negated.
Table 6. Mandatory Reset Configuration of MPC853T
Register/Configuration
Field
Value
(binary)
HRCW
(Hardware reset configuration word)
HRCW[DBGC]
0bx1
SIUMCR
(SIU module configuration register)
SIUMCR[DBGC]
0bx1
MBMR
(Machine B mode register)
MBMR[GPLB4DIS}
0
PAPAR
(Port A pin assignment register)
PAPAR[4:7]
PAPAR[12:15]
0
PADIR
(Port A data direction register)
PADIR[4:7]
PADIR[12:15]
1
PBPAR
(Port B pin assignment register)
PBPAR[14]
PBPAR[16:23]
PBPAR[26:27]
0
PBDIR
(Port B Data direction register)
PBDIR[14]
PBDIR[16:23]
PBDIR[26:27]
1
VDDH
VDDL
1N5820
MUR420
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PDF描述
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KMPC852TVR100A IC MPU PWRQUICC 100MHZ 256PBGA
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