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參數(shù)資料
| 型號： | KMPC8358VRAGDGA |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 80/95頁 |
| 文件大小： | 0K |
| 描述： | IC MPU POWERQUICC II 668-PBGA |
| 標(biāo)準(zhǔn)包裝： | 2 |
| 系列： | MPC83xx |
| 處理器類型： | 32-位 MPC83xx PowerQUICC II Pro |
| 速度： | 400MHz |
| 電壓： | 1.2V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 668-BBGA 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 668-PBGA-PGE（29x29） |
| 包裝： | 托盤 |
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MPC8358E PowerQUICC II Pro Processor Revision 2.1 PBGA Silicon Hardware Specifications, Rev. 3
Freescale Semiconductor
81
Clocking
The RCWL[CEVCOD] denotes the QUICC Engine Block PLL VCO internal frequency as shown in
NOTE
The VCO divider (RCWL[CEVCOD]) must be set properly so that the
QUICC Engine block VCO frequency is in the range of 600–1400 MHz.
The QUICC Engine block frequency is not restricted by the CSB and core
frequencies. The CSB, core, and QUICC Engine block frequencies should
be selected according to the performance requirements.
The QUICC Engine block VCO frequency is derived from the following equations:
ce_clk = (primary clock input × CEPMF)
÷ (1 + CEPDF)
QE VCO Frequency = ce_clk × VCO divider × (1 + CEPDF)
01011
1
× 5.5
01101
1
× 6.5
01111
1
× 7.5
10001
1
× 8.5
10011
1
× 9.5
10101
1
× 10.5
10111
1
× 11.5
11001
1
× 12.5
11011
1
× 13.5
11101
1
× 14.5
Note:
1. Reserved modes are not listed.
Table 73. QUICC Engine Block PLL VCO Divider
RCWL[CEVCOD]
VCO Divider
00
4
01
8
10
2
11
Reserved
Table 72. QUICC Engine Block PLL Multiplication Factors (continued)
RCWL[CEPMF] RCWL[CEPDF]
QUICC Engine PLL
Multiplication Factor = RCWL[CEPMF]/
(1 + RCWL[CEPDF])
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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