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參數(shù)資料
| 型號(hào)： | ISPLSI 2128VE-135LB100 |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 18/20頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 64I/O 7.5NS 100CABGA |
| 標(biāo)準(zhǔn)包裝： | 184 |
| 系列： | ispLSI® 2000VE |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 7.5ns |
| 電壓電源 - 內(nèi)部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數(shù)目： | 32 |
| 宏單元數(shù)： | 128 |
| 門數(shù)： | 6000 |
| 輸入/輸出數(shù)： | 128 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LFBGA |
| 供應(yīng)商設(shè)備封裝： | 100-CABGA（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | ISPLSI2128VE-135LB100 |
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Specifications ispLSI 2128VE
7
USE
2128VE-250
FOR
NEW
DESIGNS
Internal Timing Parameters1
Over Recommended Operating Conditions
tio
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.
Table 2-0036A/2128VE
v.1.0
Inputs
UNITS
DESCRIPTION
#
2
PARAMETER
20 Input Buffer Delay
ns
tdin
21 Dedicated Input Delay
ns
tgrp
22 GRP Delay
ns
GLB
t1ptxor
25 1 Product Term/XOR Path Delay
ns
t20ptxor
26 20 Product Term/XOR Path Delay
ns
txoradj
27 XOR Adjacent Path Delay
ns
tgbp
28 GLB Register Bypass Delay
ns
tgsu
29 GLB Register Setup Time before Clock
ns
tgh
30 GLB Register Hold Time after Clock
ns
tgco
31 GLB Register Clock to Output Delay
ns
3
tgro
32 GLB Register Reset to Output Delay
ns
tptre
33 GLB Product Term Reset to Register Delay
ns
tptoe
34 GLB Product Term Output Enable to I/O Cell Delay
ns
tptck
35 GLB Product Term Clock Delay
ns
ORP
tob
38 Output Buffer Delay
ns
tsl
39 Output Slew Limited Delay Adder
ns
GRP
t4ptbpc
23 4 Product Term Bypass Path Delay (Combinatorial)
ns
t4ptbpr
24 4 Product Term Bypass Path Delay (Registered)
ns
torp
36 ORP Delay
ns
torpbp
37 ORP Bypass Delay
ns
Outputs
toen
40 I/O Cell OE to Output Enabled
ns
todis
41 I/O Cell OE to Output Disabled
ns
tgoe
42 Global Output Enable
ns
tgy0
43 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
ns
tgy1/2
44 Clock Delay, Y1 or Y2 to Global GLB Clock Line
ns
Clocks
tgr
45 Global Reset to GLB
-180
MIN. MAX.
0.5
1.1
0.6
3.4
0.0
—
0.3
0.6
4.3
5.9
4.0
1.6
2.0
1.9
2.4
1.4
0.4
3.0
2.0
1.2
1.4
4.4
—
1.2
2.3
—
1.0
—
1.2
1.4
—
-250
MIN. MAX.
0.5
0.7
0.2
2.8
0.0
—
0.2
0.3
3.7
2.9
3.6
1.4
2.0
1.5
2.0
1.1
0.4
2.4
1.6
1.0
1.2
3.9
—
0.8
1.7
—
0.8
—
1.0
1.2
—ns
Global Reset
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| ISPLSI2128VE135LB100I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V In-System Programmable SuperFAST⑩ High Density PLD |
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| ISPLSI2128VE135LB208I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V In-System Programmable SuperFAST⑩ High Density PLD |
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