- 您現(xiàn)在的位置：買賣IC網 > PDF目錄19687 > ISPLSI 2096E-180LT128 (Lattice Semiconductor Corporation)IC PLD ISP 96I/O 5NS 128TQFP PDF資料下載
參數(shù)資料
| 型號： | ISPLSI 2096E-180LT128 |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 8/11頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 96I/O 5NS 128TQFP |
| 標準包裝： | 90 |
| 系列： | ispLSI® 2000E |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 5.0ns |
| 電壓電源 - 內部： | 4.75 V ~ 5.25 V |
| 邏輯元件/邏輯塊數(shù)目： | 24 |
| 宏單元數(shù)： | 96 |
| 門數(shù)： | 4000 |
| 輸入/輸出數(shù)： | 96 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應商設備封裝： | 128-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | ISPLSI2096E-180LT128 |
Specifications ispLSI 2096E
6
Internal Timing Parameters1
Over Recommended Operating Conditions
tio
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.
Table 2-0036A/2096E
Inputs
UNITS
-135
MIN. MAX.
DESCRIPTION
#
2
PARAMETER
20 Input Buffer Delay
–
0.5
ns
tdin
21 Dedicated Input Delay
–
1.7
ns
tgrp
22 GRP Delay
–
1.2
ns
GLB
t1ptxor
25 1 Product Term/XOR Path Delay
–
5.2
ns
t20ptxor
26 20 Product Term/XOR Path Delay
–
5.2
ns
txoradj
27 XOR Adjacent Path Delay
–
5.2
ns
tgbp
28 GLB Register Bypass Delay
–
0.5
ns
tgsu
29 GLB Register Setup Time before Clock
0.7
–
ns
tgh
30 GLB Register Hold Time after Clock
4.3
–
ns
tgco
31 GLB Register Clock to Output Delay
–
0.3
ns
3
tgro
32 GLB Register Reset to Output Delay
–
1.1
ns
tptre
33 GLB Product Term Reset to Register Delay
–
6.0
ns
tptoe
34 GLB Product Term Output Enable to I/O Cell Delay
–
6.9
ns
tptck
35 GLB Product Term Clock Delay
2.5
5.5
ns
ORP
tob
38 Output Buffer Delay
–
1.6
ns
tsl
39 Output Slew Limited Delay Adder
–
1.5
ns
GRP
t4ptbpc
23 4 Product Term Bypass Path Delay (Combinatorial)
–
3.7
ns
t4ptbpr
24 4 Product Term Bypass Path Delay (Registered)
–
4.2
ns
torp
36 ORP Delay
–
1.0
ns
torpbp
37 ORP Bypass Delay
–
0.5
ns
Outputs
toen
40 I/O Cell OE to Output Enabled
–
3.4
ns
todis
41 I/O Cell OE to Output Disabled
–
3.4
ns
tgoe
42 Global Output Enable
–
3.6
ns
tgy0
43 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
1.6
ns
tgy1/2
44 Clock Delay, Y1 or Y2 to Global GLB Clock Line
1.8
ns
Clocks
tgr
45 Global Reset to GLB
–
6.3
ns
Global Reset
-180
MIN. MAX.
–
0.5
1.1
0.6
–
3.9
0.0
1.9
2.9
0.7
3.3
0.3
0.6
4.8
5.9
1.0
4.0
–
0.9
0.4
1.6
1.5
–
3.0
–
2.0
0.7
0.9
0.7
0.9
–
4.4
-100
MIN. MAX.
–
0.5
2.2
1.7
–
6.8
7.3
8.0
0.5
5.8
1.2
4.0
0.3
1.3
6.1
8.6
4.1
7.1
–
1.4
0.4
1.6
1.0
–
4.2
–
4.8
2.7
–
9.2
相關PDF資料 |
PDF描述 |
|---|---|
| MIC5206-4.0BMM | IC REG LDO 4V .15A 8-MSOP |
| MIC5206-3.8BMM TR | IC REG LDO 3.8V .15A 8-MSOP |
| VE-20N-CY-F4 | CONVERTER MOD DC/DC 18.5V 50W |
| TPSB226M016S0600 | CAP TANT 22UF 16V 20% 1210 |
| M4A3-512/160-14YI | IC CPLD ISP 4A 512MC 208PQFP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ISPLSI2096E-180LT128 | 功能描述:CPLD - 復雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI2096V-60LQ128 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| ISPLSI2096V-60LT128 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| ISPLSI2096V-60LT128I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| ISPLSI2096V-80LQ128 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
發(fā)布緊急采購，3分鐘左右您將得到回復。