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參數(shù)資料
| 型號： | ISPLSI 2096E-180LT128 |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 7/11頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 96I/O 5NS 128TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | ispLSI® 2000E |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 5.0ns |
| 電壓電源 - 內(nèi)部： | 4.75 V ~ 5.25 V |
| 邏輯元件/邏輯塊數(shù)目： | 24 |
| 宏單元數(shù)： | 96 |
| 門數(shù)： | 4000 |
| 輸入/輸出數(shù)： | 96 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | ISPLSI2096E-180LT128 |
Specifications ispLSI 2096E
5
tpd1
UNITS
-180
MIN.
TEST
COND.
1. Unless noted otherwise, all parameters use a GRP load of four GLBs, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. Reference Switching Test Conditions section.
Table 2-0030A/2096E
1
tsu2 + tco1
(
)
-135
MIN.
MAX.
DESCRIPTION
#
2
4
PARAMETER
A1
Data Prop Delay, 4PT Bypass, ORP Bypass
–
5.0
–
7.5
ns
tpd2
A2
Data Prop Delay
–
ns
fmax
A3
Clk Freq with Internal Feedback3
180
–
135
–
MHz
fmax (Ext.)
–
4
Clk Freq with External Feedback
–
MHz
fmax (Tog.)
–
5
Clk Frequency, Max. Toggle
–
MHz
tsu1
–
6
GLB Reg Setup Time before Clk, 4 PT Bypass
–
ns
tco1
A7
GLB Reg Clk to Output Delay, ORP Bypass
–
ns
th1
–
8
GLB Reg Hold Time after Clk, 4 PT Bypass
0.0
–
ns
tsu2
–
9
GLB Reg Setup Time before Clk
5.0
–
ns
tco2
–
10 GLB Reg Clk to Output Delay
–
ns
th2
–
11 GLB Reg Hold Time after Clk
0.0
–
ns
tr1
A12 External Reset Pin to Output Delay
–
ns
trw1
–
13 External Reset Pulse Duration
4.0
–
ns
tptoeen
B14 Input to Output Enable
–
ns
tptoedis
C15 Input to Output Disable
–
ns
tgoeen
B16 Global OE Output Enable
–
ns
tgoedis
C17 Global OE Output Disable
–
ns
twh
–
18 External Synch Clk Pulse Duration, High
2.5
–
ns
twl
–
19 External Synch Clk Pulse Duration, Low
2.5
–
ns
125
200
4.0
3.0
–
3.5
–
7.0
–
10.0
5.0
7.5
100
143
5.0
0.0
6.0
0.0
5.0
3.5
10.0
4.0
4.5
10.0
12.0
7.0
-100
MIN. MAX.
–
10.0
–
100
–
0.0
8.0
–
0.0
–
6.5
–
5.0
–
5.0
–
77
100
6.5
5.0
–
6.0
–
13.5
–
15.0
9.0
13.0
External Timing Parameters
Over Recommended Operating Conditions
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MIC5206-4.0BMM | IC REG LDO 4V .15A 8-MSOP |
| MIC5206-3.8BMM TR | IC REG LDO 3.8V .15A 8-MSOP |
| VE-20N-CY-F4 | CONVERTER MOD DC/DC 18.5V 50W |
| TPSB226M016S0600 | CAP TANT 22UF 16V 20% 1210 |
| M4A3-512/160-14YI | IC CPLD ISP 4A 512MC 208PQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ISPLSI2096E-180LT128 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI2096V-60LQ128 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| ISPLSI2096V-60LT128 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| ISPLSI2096V-60LT128I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| ISPLSI2096V-80LQ128 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
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