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參數(shù)資料
| 型號(hào)： | IS42S16400D-7BLI |
| 廠商： | INTEGRATED SILICON SOLUTION INC |
| 元件分類： | DRAM |
| 英文描述： | 1 Meg Bits x 16 Bits x 4 Banks (64-MBIT) SYNCHRONOUS DYNAMIC RAM |
| 中文描述： | 4M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA60 |
| 封裝： | 10.10 X 6.40 MM, 0.65 MM PITCH, LEAD FREE, MINI, FBGA-60 |
| 文件頁(yè)數(shù)： | 15/57頁(yè) |
| 文件大?。?/td> | 578K |
| 代理商： | IS42S16400D-7BLI |
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IS42S16400D
ISSI
Integrated Silicon Solution, Inc. — www.issi.com —
1-800-379-4774
Rev. C
07/05/06
15
AC TEST CONDITIONS
(Input/Output Reference Level: 1.4V)
I/O
50
Ω
+1.5V
50 pF
Input Load
Output Load
2.0V
1.4V
0.8V
CLK
INPUT
OUTPUT
t
CHI
t
CH
t
AC
t
OH
t
CS
t
CK
t
CL
2.0V
1.4V
1.4V
1.4V
0.8V
OPERATING FREQUENCY / LATENCY RELATIONSHIPS
SYMBOL
PARAMETER
-6
-7
UNITS
—
Clock Cycle Time
6
7
ns
—
Operating Frequency
166
143
MHz
t
CCD
READ/WRITE command to READ/WRITE command
1
1
cycle
t
CKED
CKE to clock disable or power-down entry mode
1
1
cycle
t
PED
CKE to clock enable or power-down exit setup mode
1
1
cycle
t
DQD
DQM to input data delay
0
0
cycle
t
DQM
DQM to data mask during WRITEs
0
0
cycle
t
DQZ
DQM to data high-impedance during READs
2
2
cycle
t
DWD
WRITE command to input data delay
0
0
cycle
t
DAL
Data-in to ACTIVE command
5
5
cycle
t
DPL
Data-in to PRECHARGE command
2
2
cycle
t
BDL
Last data-in to burst STOP command
1
1
cycle
t
CDL
Last data-in to new READ/WRITE command
1
1
cycle
t
RDL
Last data-in to PRECHARGE command
2
2
cycle
t
MRD
LOAD MODE REGISTER command
to ACTIVE or REFRESH command
2
2
cycle
t
ROH
Data-out to high-impedance from
PRECHARGE command
CL = 3
CL = 2
3
2
3
2
cycle
cycle
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PDF描述 |
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