1V
參數(shù)資料
型號(hào)： IDTCV133PAG
廠(chǎng)商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 20/26頁(yè)
文件大?。?/td> 0K
描述： IC FLEXPC CLK PROGR P4 56-TSSOP
產(chǎn)品變化通告： Product Discontinuation 19/Jul/2010
標(biāo)準(zhǔn)包裝： 35
系列： FlexPC™
類(lèi)型： PC 時(shí)鐘
PLL： 是
主要目的： Intel CPU 服務(wù)器
輸入： 晶體
輸出： 時(shí)鐘
電路數(shù)： 1
比率 - 輸入:輸出： 1:17
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 400MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 56-TFSOP（0.240"，6.10mm 寬）
供應(yīng)商設(shè)備封裝： 56-TSSOP
包裝： 管件
其它名稱(chēng)： CV133PAG
COMMERCIALTEMPERATURERANGE
IDTCV133
PROGRAMMABLEFLEXPCCLOCKFORP4PROCESSOR
3
PIN DESCRIPTION
Pin Number
Name
Type
Description
1VDD_PCI
PWR
3.3V
2VSS_PCI
GND
3
PCI1
OUT
PCI clock
4
PCI2
OUT
PCI clock
5
PCI3
OUT
PCI clock
6VSS_PCI
GND
7VDD_PCI
PWR
3.3V
8
PCIF0/ITP_EN
I/O
PCI clock, free running. CPU2 select (sampled on VTT_PWRGD# assertion) HIGH = CPU2.
9
PCIF1/SEL100/96#
I/O
PCI clock, free running. SEL100/96MHz (sampled on VTT_PWRGD# assertion) HIGH, LVDS = 100MHz.
10
VTT_PWRGD#/PD
I N
Level-sensitive strobe used to latch the FSA, FSB, FSC/TEST_SEL, and PCIF0/ITP_EN inputs. After
VTT_PWRGD# assertion,becomesareal-timeinputforassertingpowerdown. (ActiveHIGH). LatchPCIF1/
SEL100/96# input.
11
VDD48
PWR
3.3V
12
USB48/FSA
I/O
48MHz clock/FSA for CPU frequency selection
13
VSS48
GND
14
DOT96
OUT
96MHz 0.7 current mode differential clock output
15
DOT96#
OUT
96MHz 0.7 current mode differential clock output
16
FSB/TEST_MODE
I N
CPU frequency selection. Selects REF/N or Hi-Z when in test mode, Hi-Z = 1, REF/N = 0.
17
LVDS
OUT
Differentialserialreferenceclock
18
LVDS#
OUT
Differentialserialreferenceclock
19
SRC1
OUT
Differentialserialreferenceclock
20
SRC1#
OUT
Differentialserialreferenceclock
21
VDD_SRC
PWR
3.3V
22
SRC2
OUT
Differentialserialreferenceclock
23
SRC2#
OUT
Differentialserialreferenceclock
24
SRC3
OUT
Differentialserialreferenceclock
25
SRC3#
OUT
Differentialserialreferenceclock
26
SRC4
OUT
Differentialserialreferenceclock
27
SRC4#
OUT
Differentialserialreferenceclock
28
VDD_SRC
PWR
3.3V
29
VSS_SRC
GND
30
SRC5#
OUT
Differentialserialreferenceclock
31
SRC5
OUT
Differentialserialreferenceclock
32
CLKREQB#
I N
SRC clock enable (Active LOW, see Byte 21)
33
CLKREQA#
I N
SRC clock enable (Active LOW, see Byte 21)
34
VDD_SRC
PWR
3.3V
35
CPU2_ITP#/SRC7#
OUT
Selectable CPU or SRC differential clock output. ITP_EN = 0 at VTT_PWRGD# assertion = SRC7#.
36
CPU2_ITP/SRC7
OUT
Selectable CPU or SRC differential clock output. ITP_EN = 0 at VTT_PWRGD# assertion = SRC7.
37
VDDA
PWR
3.3V
38
VSSA
GND
39
IREF
OUT
Referencecurrentfordifferentialoutputbuffer
40
CPU1#
OUT
Host 0.7 current mode differential clock output
41
CPU1
OUT
Host 0.7 current mode differential clock output
42
VDD_CPU
PWR
3.3V
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PDF描述
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參數(shù)描述
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