V
參數(shù)資料
型號： IDTCV133PAG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 4/26頁
文件大小： 0K
描述： IC FLEXPC CLK PROGR P4 56-TSSOP
產(chǎn)品變化通告： Product Discontinuation 19/Jul/2010
標(biāo)準(zhǔn)包裝： 35
系列： FlexPC™
類型： PC 時鐘
PLL： 是
主要目的： Intel CPU 服務(wù)器
輸入： 晶體
輸出： 時鐘
電路數(shù)： 1
比率 - 輸入:輸出： 1:17
差分 - 輸入:輸出： 無/是
頻率 - 最大： 400MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 56-TFSOP（0.240"，6.10mm 寬）
供應(yīng)商設(shè)備封裝： 56-TSSOP
包裝： 管件
其它名稱： CV133PAG
COMMERCIALTEMPERATURERANGE
12
IDTCV133
PROGRAMMABLEFLEXPCCLOCKFORP4PROCESSOR
Symbol
Parameter
Test Conditions
Min.
Typ.
Max.
Unit
VIH
Input HIGH Voltage
3.3V ± 5%
2
—
VDD + 0.3
V
VIL
Input LOW Voltage
3.3V ± 5%
VSS - 0.3
—
0.8
V
VIH_FS
LOW Voltage, HIGH Threshold
For FSA.B.C test_mode
0.7
—
VDD + 0.3
V
VIL_FS
LOW Voltage, LOW Threshold
For FSA.B.C test_mode
VSS - 0.3
—
0.35
V
IIH
Input HIGH Current
VIN = VDD
–5
—
5
A
IIL1
Input LOW Current
VIN = 0V, inputs with no pull-up resistors
–5
—
A
IIL2
Input LOW Current
VIN = 0V, inputs with pull-up resistors
–200
—
A
IDD3.3OP
Operating Supply Current
Full active, CL = full load
—
400
mA
IDD3.3PD
Powerdown Current
All differential pairs driven
—
70
mA
All differential pairs tri-stated
—
12
FI
Input Frequency(1)
VDD = 3.3V
—
14.31818
MHz
LPIN
Pin Inductance(2)
——
7
nH
CIN
Logic inputs
—
5
COUT
Input Capacitance(2)
Output pin capacitance
—
6
pF
CINX
XTAL_IN
—
5
COUTX
XTAL_OUT
—
12
TSTAB
Clock Stabilization(2,3)
From VDD power-up or de-assertion of PD to first clock
—
1.8
ms
Modulation Frequency(2)
Triangular modulation
30
—
33
KHz
TDRIVE_SRC(2)
SRC output enable after PCI_STOP# de-assertion
—
15
ns
TDRIVE_PD(2)
CPU output enable after PD de-assertion
—
300
us
TFALL_PD(2)
Fall time of PD
—
5
ns
TRISE_PD(3)
Rise time of PD
—
5
ns
TDRIVE_CPU_STOP#(2)
CPU output enable after CPU_STOP# de-assertion
—
10
us
TFALL_CPU_STOP#(2)
Fall time of CPU_STOP#
—
5
ns
TRISE_CPU_STOP#(3)
Rise time of CPU_STOP#
—
5
ns
ELECTRICAL CHARACTERISTICS - INPUT / SUPPLY / COMMON OUTPUT
PARAMETERS
Following Conditions Apply Unless Otherwise Specified:
Operating Condition: TA = 0°C to +70°C, Supply Voltage: VDD = 3.3V ± 5%
NOTES:
1.
Input frequency should be measured at the REF output pin and tuned to ideal 14.31818MHz to meet ppm frequency accuracy on PLL outputs.
2.
This parameter is guaranteed by design, but not 100% production tested.
3.
See TIMING DIAGRAMS for timing requirements.
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PDF描述
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