參數(shù)資料
型號(hào)： IDT82V3280DQ
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 通信及網(wǎng)絡(luò)
英文描述： WAN PLL
中文描述： SPECIALTY TELECOM CIRCUIT, PQFP100
封裝： TQFP-100
文件頁數(shù)： 89/167頁
文件大?。?/td> 1039K
代理商： IDT82V3280DQ
IDT82V3280
WAN PLL
Programming Information
89
June 19, 2006
IN11_CNFG - Input Clock 11 Configuration
Address: 1FH
Type: Read / Write
Default Value: 0000XXXX
Bit
Name
Description
7
DIRECT_DIV
Refer to the description of the LOCK_8K bit (b6, 1FH).
This bit, together with the DIRECT_DIV bit (b7, 1FH), determines whether the DivN Divider or the Lock 8k Divider is used for
IN11:
6
LOCK_8K
5 - 4
BUCKET_SEL[1:0]
These bits select one of the four groups of leaky bucket configuration registers for IN11:
00: Group 0; the addresses of the configuration registers are 31H ~ 34H. (default)
01: Group 1; the addresses of the configuration registers are 35H ~ 38H.
10: Group 2; the addresses of the configuration registers are 39H ~ 3CH.
11: Group 3; the addresses of the configuration registers are 3DH ~ 40H.
These bits set the DPLL required frequency for IN11:
0000: 8 kHz.
0001: 1.544 MHz (when the IN_SONET_SDH bit (b2, 09H) is ‘1’) / 2.048 MHz (when the IN_SONET_SDH bit (b2, 09H) is ‘0’).
0010: 6.48 MHz.
0011: 19.44 MHz.
0100: 25.92 MHz.
0101: 38.88 MHz.
0110 ~ 1000: Reserved.
1001: 2 kHz.
1010: 4 kHz.
1011 ~ 1111: Reserved.
For IN11, the required frequency should not be set higher than that of the input clock.
The default value of these bits depends on the device application as follows:
In Master / Slave application, when the device is configured as the Master, the default value is ‘0001’; when the device is con-
figured as the Slave, the default value is ‘0010’.
3 - 0
IN_FREQ[3:0]
7
6
5
4
3
2
1
0
DIRECT_DIV
LOCK_8K
BUCKET_SEL1
BUCKET_SEL0
IN_FREQ3
IN_FREQ2
IN_FREQ1
IN_FREQ0
DIRECT_DIV bit
LOCK_8K bit
Used Divider
0
0
1
1
0
1
0
1
Both bypassed (default)
Lock 8k Divider
DivN Divider
Reserved
相關(guān)PDF資料
PDF描述
IDT82V3280DQG WAN PLL
IDT82V3280PF WAN PLL
IDT82V3280PFG WAN PLL
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參數(shù)描述
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