參數(shù)資料
型號： IDT82V1068PF
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 編解碼器
英文描述： TTL
中文描述： A/MU-LAW, PROGRAMMABLE CODEC, PQFP128
封裝： TQFP-128
文件頁數(shù)： 54/375頁
文件大?。?/td> 2430K
代理商： IDT82V1068PF
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IDT82P2281
SINGLE T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
Functional Description
43
October 7, 2003
3.11
HDLC RECEIVER
The HDLC Receiver extracts the HDLC/SS7 data stream from the
selected position and processes the data according to the selected
mode.
3.11.1
HDLC CHANNEL CONFIGURATION
In T1/J1 mode ESF & T1 DM formats, three HDLC Receivers (#1,
#2 & #3) are provided for HDLC extraction from the received data
stream. In T1/J1 mode SF & SLC-96 formats, two HDLC Receivers (#2
& #3) are provided for HDLC extraction. In E1 mode, three HDLC
Receivers (#1, #2 & #3) are provided for HDLC extraction. Except in T1/
J1 mode ESF & T1 DM formats, the HDLC channel of HDLC #1 is fixed
in the DL bit (in ESF format) and D bit in CH24 (in T1 DM format) respec-
tively (refer to Table 13 & Table 14), the other HDLC channels are con-
figured as follows:
1. Set the EVEN bit and/or the ODD bit to select the even and/or
odd frames;
2. Set the TS[4:0] bits to define the channel/timeslot of the
assigned frame;
3. Set the BITEN[7:0] bits to select the bits of the assigned channel/
timeslot.
Then all the functions of the HDLC Receiver will be enabled only if
the corresponding RDLEN bit is set to ‘1’.
3.11.2
TWO HDLC MODES
Two modes are selected by the RHDLCM bit in the corresponding
HDLC Receiver. The two modes are: HDLC mode (per Q.921) and SS7
mode (per Q.703).
3.11.2.1
HDLC Mode
The structure of a standard HDLC packet consists of the following
parts as shown in Figure 12. Each HDLC packet starts with a 7E (Hex)
opening flag and ends with the same flag. The closing flag may also
serve as the opening flag of the next HDLC packet. Following the open-
ing flag, two-byte address is compared if the address comparison mode
is selected. Before the closing flag, two bytes of CRC-CCITT frame
check sequences (FCS) are provided to check all the HDLC packet
(excluding the opening flag and closing flag).
Figure 12. Standard HDLC Packet
After the stuffed zero (the zero following five consecutive ’One’s) is
discarded, the data stream between the opening flag and the FCS is
divided into blocks. Each block (except the last block) has 32 bytes. The
block will be pushed into a FIFO with one-byte overhead ahead until any
of the following invalid packet conditions occurs:
- A packet with error FCS;
Table 29: Related Bit / Register In Chapter 3.11.1
Bit
Register
Address (Hex)
EVEN
ODD
TS[4:0]
RHDLC1 Assignment (E1 only) / RHDLC2 Assignment /
RHDLC3 Assignment
08C (E1 only) / 08D / 08E
BITEN[7:0]
RHDLC1 Bit Select (E1 only) / RHDLC2 Bit Select /
RHDLC3 Bit Select
08F (E1 only) / 090 / 091
RDLEN3
RDLEN2
RDLEN1
RHDLC Enable Control
08B
Flag
one byte
'01111110'
FCS
two bytes
Information
n bytes
Control
one byte
Address
(optional)
low byte
address
one byte
high byte
address
one byte
Flag
one byte
'01111110'
b7
b0
b0
C/R
b7
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PDF描述
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IDT82V3012PV T1/E1/OC3 WAN PLL WITH DUAL REFERENCE INPUTS
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