- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄1924 > IDT82P2288BBG (IDT, Integrated Device Technology Inc)TXRX OCTAL T1/E1/J1 256-PBGA PDF資料下載
參數(shù)資料
| 型號： | IDT82P2288BBG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 353/362頁 |
| 文件大?。?/td> | 0K |
| 描述： | TXRX OCTAL T1/E1/J1 256-PBGA |
| 標準包裝： | 10 |
| 類型： | 收發(fā)器 |
| 規(guī)程： | IEEE 1149.1 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-BBGA |
| 供應商設備封裝： | 256-PBGA（17x17） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 1259 (CN2011-ZH PDF) |
| 其它名稱： | 800-1701 82P2288BBG |
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IDT82P2288
OCTAL T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
Functional Description
90
March 04, 2009
3.20 FRAME GENERATOR
3.20.1 GENERATION
3.20.1.1 T1 / J1 Mode
In T1/J1 mode, the data to be transmitted can be generated as
Super-Frame (SF), Extended Super-Frame (ESF), T1 Digital Multiplexer
(DM) or Switch Line Carrier - 96 (SLC-96) format.
Super Frame (SF) Format
The SF is generated when the FDIS bit is ‘0’.
The Frame Alignment Pattern (‘100011011100’ for T1 /
‘10001101110X’ for J1) will replace the F-bit of each frame if the FDIS bit
is set to ‘0’. The F-bit of the 12th frame in J1 mode should be ‘0’ unless
Yellow alarm signal is transmitted.
When the FDIS bit is ‘0’, one Ft bit (the F-bit in odd frame, refer to
Table 12) will be inverted if the FtINV bit is set; one Fs bit (the F-bit in
even frame, refer to Table 12) will be inverted if the FsINV bit is set.
When the FDIS bit is ‘0’, configured by the MIMICEN bit, the mimic
pattern can be inserted into the bit right after each F-bit. The content of
the mimic pattern is the same as the F-bit. The mimic pattern insertion is
for diagnostic purpose.
The Yellow alarm signal will be manually inserted in the data stream
to be transmitted when the XYEL bit is set, or the Yellow alarm signal will
be inserted automatically by setting the AUTOYELLOW bit when Red
alarm is declared in the received data stream. The pattern and the posi-
tion of the Yellow alarm is different in T1 and J1 modes:
In T1 mode, the Yellow alarm signal is logic 0 on the 2nd bit of
each channel;
In J1 mode, the Yellow alarm signal is logic 1 on the 12th F-bit
position.
Extended Super Frame (ESF) Format
The ESF is generated when the FDIS bit is ‘0’.
The Frame Alignment Pattern (‘001011’) will replace the F-bit in
Frame (4n) (0<n<7) if the FDIS bit is set to ‘0’.
When the FDIS bit is ‘0’, one Frame Alignment bit (refer to Table 13
for its position) will be inverted if the FsINV bit is set.
When the FDIS bit and the CRCBYP bit are both ‘0’s, the calculated
6-bit CRC of the previous ESF frame will be inserted in the current CRC-
bit positions in every 4th frame starting with Frame 2 (refer to Table 13)
of the current ESF frame.
When the FDIS bit is ‘0’, one 6-bit CRC pattern will be inverted if the
CRCINV bit is set.
When the FDIS bit is ‘0’, the DL bit (refer to Table 13) can be
replaced with the Yellow alarm signal, the Bit-Oriented Code (refer to
Automatic Performance Report Message (refer to Chapter 3.20.3 Auto-
matic Performance Report Message (T1/J1 Only)), the HDLC data (refer
to Chapter 3.20.2 HDLC Transmitter) or the idle code (‘FFFF’ for T1 /
‘FF7E’ for J1). The latter four kinds of replacements are enabled only if
the FDLBYP bit is set to ‘0’. When all of the five kinds of replacements
are enabled, the priority from highest to lowest is: Yellow alarm signal,
Bit-Oriented Code, Automatic Performance Report Message, HDLC
data and idle code.
The Yellow alarm signal will be manually inserted in the data stream
to be transmitted when the XYEL bit is set, or the Yellow alarm signal will
be inserted automatically by setting the AUTOYELLOW bit when Red
alarm is declared in the received data stream. The Yellow alarm signal is
transmitted in the DL bit position. Its pattern is ‘FF00’ in T1 mode or
‘FFFF’ in J1 mode.
When the FDIS bit is ‘0’, configured by the MIMICEN bit, the mimic
pattern can be inserted into the bit right after each F-bit. The content of
the mimic pattern is the same as the F-bit. The mimic pattern insertion is
for diagnostic purpose.
T1 Digital Multiplexer (DM) Format (T1 only)
The T1 DM is generated when the FDIS bit is ‘0’.
The Frame Alignment Pattern (‘100011011100’) will replace the F-bit
of each frame if the FDIS bit is set to ‘0’.
When the FDIS bit is ‘0’, one Ft bit (the F-bit in odd frame, refer to
Table 14) will be inverted if the FtINV bit is set; one Fs bit (the F-bit in
even frame, refer to Table 14) will be inverted if the FsINV bit is set.
When the FDIS bit is ‘0’, configured by the MIMICEN bit, the mimic
pattern can be inserted into the bit right after each F-bit. The content of
the mimic pattern is the same as the F-bit. The mimic pattern insertion is
for diagnostic purpose.
When the FDIS bit is ‘0’, the DDS pattern (‘0XX11101’) will replace
the Bit 8 & 5~1 of each Channel 24 (refer to Table 14).
When the FDIS bit is ‘0’, one 6-bit DDS pattern will be inverted if the
DDSINV bit is set.
The ‘D’ bit in Bit 7 of each Channel 24 can be replaced with the
HDLC data when the FDIS bit and the FDLBYP bit are both ‘0’s. (Refer
to Chapter 3.20.2 HDLC Transmitter for details).
The Yellow alarm signal will be manually inserted in the data stream
to be transmitted when the XYEL bit is set, or the Yellow alarm signal will
be inserted automatically by setting the AUTOYELLOW bit when Red
alarm is declared in the received data stream. The Yellow alarm signal is
‘0’ transmitted in the ‘Y’ bit in Bit 6 of each Channel 24. The ‘Y’ bit should
be ‘1’ when there is no Yellow alarm signal to be transmitted.
Switch Line Carrier - 96 (SLC-96) Format (T1 only)
The SLC-96 is generated when the FDIS bit is ‘0’.
The Frame Alignment Pattern (‘001000110111001000110111’), the
Spoiler Bit and all the other Ft bits (the F-bit in odd frame) will replace
their F-bit (refer to Table 15 for their values and positions) if the FDIS bit
is set to ‘0’.
When the FDIS bit is ‘0’, one Synchronization Fs bit will be inverted if
the FsINV bit is set; one Ft bit will be inverted if the FtINV bit is set.
相關PDF資料 |
PDF描述 |
|---|---|
| IDT82P2521BHG | IC LIU E1 21+1CH SHORT 640-PBGA |
| IDT82P2816BBG | IC LINE INTERFACE UNIT 416-PBGA |
| IDT82P2821BH | IC LIU T1/J1/E1 21+1CH 640-PBGA |
| IDT82P2828BHG | IC LIU T1/J1/E1 28+1CH 640-PBGA |
| IDT82P2916BFG | IC LIU T1/E1/J1 16CH SH 484BGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| IDT82P2521 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:21(1) Channel High-Density E1 Line Interface Unit |
| IDT82P2521BH | 功能描述:IC LIU E1 21+1CH SHORT 640-PBGA RoHS:否 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標準包裝:250 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應商設備封裝:16-TSSOP 包裝:帶卷 (TR) |
| IDT82P2521BHBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:21(1) Channel High-Density E1 Line Interface Unit |
| IDT82P2521BHG | 功能描述:IC LIU E1 21+1CH SHORT 640-PBGA RoHS:是 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標準包裝:250 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應商設備封裝:16-TSSOP 包裝:帶卷 (TR) |
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