- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄10545 > IDT82P2282PFG (IDT, Integrated Device Technology Inc)IC TXRX T1/J1/E1 2CH 100TQFP PDF資料下載
參數(shù)資料
| 型號： | IDT82P2282PFG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 368/381頁 |
| 文件大小： | 0K |
| 描述： | IC TXRX T1/J1/E1 2CH 100TQFP |
| 標準包裝： | 15 |
| 類型： | 收發(fā)器 |
| 驅(qū)動器/接收器數(shù)： | 2/2 |
| 規(guī)程： | T1/E1/J1 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應商設(shè)備封裝： | 100-TQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 82P2282PFG IDT82P2282PFG-ND |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁當前第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁
IDT82P2282
DUAL T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
87
August 20, 2009
3.20.2
HDLC TRANSMITTER
The HDLC Transmitter inserts the data into the selected position to
form HDLC packet data stream.
3.20.2.1
HDLC Channel Configuration
In T1/J1 mode ESF & T1 DM formats, three HDLC Transmitters
(#1, #2 & #3) per link are provided for HDLC insertion to the data stream
to be transmitted. In T1/J1 mode SF & SLC-96 formats, two HDLC
Transmitters (#2 & #3) per link are provided for HDLC insertion. In E1
mode, three HDLC Transmitters (#1, #2 & #3) per link are provided for
HDLC insertion. Except in T1/J1 mode ESF & T1 DM formats, the HDLC
channel of HDLC Transmitter #1 is fixed in the DL bit (in ESF format)
and D bit in CH24 (in T1 DM format) respectively (refer to Table 13 &
Table 14), the other HDLC channel is configured as the follows:
1. Set the EVEN bit and/or the ODD bit to select the even and/or
odd frames;
2. Set the TS[4:0] bits to define the channel/timeslot of the
assigned frame;
3. Set the BITEN[7:0] bits to select the bits of the assigned channel/
timeslot.
Then all the functions of the HDLC Transmitter will be enabled only
if the corresponding TDLEN bit is set to ‘1’.
3.20.2.2
HDLC Mode
Setting the THDLCM bit to ‘0’ (default) in the HDLC Transmitter
selects the HDLC mode (per Q.921).
3.20.2.2.1
HDLC Mode
A FIFO buffer is used to store the HDLC data written in the
DAT[7:0] bits. The FIFO depth is 128 bytes. When it is full, it will be indi-
cated by the FUL bit. When it is empty, it will be indicated by the EMP bit.
If an entire HDLC packet is stored in the FIFO indicated by the
EOM bit, or if the data in the FIFO exceeds the upper threshold set by
the HL[1:0] bits, the data in the FIFO will be transmitted. The opening
flag (‘01111110’) will be prepended before the data automatically. The
transmission will not stop until the entire HDLC data are transmitted.
Then the 2-byte FCS and the closing flag (‘01111110’) will be added to
the end of the HDLC data automatically. During the HDLC data trans-
mission, a zero is stuffed automatically into the serial output data if there
are five consecutive ’One’s ahead.
The abort sequence (‘01111111’) will be inserted to the HDLC
packet anytime when the ABORT bit is set. Or when the FIFO is empty
and the transmitted last byte is not the end of the current HDLC packet,
the abort sequence will be transmitted automatically.
If the TDLEN bit is enabled and there is no HDLC packet in the
FIFO to be transmitted, the 7E (Hex) flag will always be transmitted.
3.20.2.3
Interrupt Summary
In the HDLC mode, when the data in the FIFO is below the lower
threshold set by the LL[1:0] bits, it will be indicated by the RDY bit. When
there is a transition (from ‘0’ to ‘1’) on the RDY bit, the RDYI bit will be
set. In this case, if enabled by the RDYE bit, an interrupt will be reported
by the INT pin.
In the HDLC mode, when the FIFO is empty and the last transmit-
ted byte is not the end of the current HDLC packet, the UDRUNI bit will
be set. In this case, if enabled by the UDRUNE bit, an interrupt will be
reported by the INT pin.
3.20.2.4
Reset
The HDLC Transmitter will be reset when there is a transition from
‘0’ to ‘1’ on the TRST bit. The reset will clear the FIFO.
Table 51: Related Bit / Register In Chapter 3.20.2.1
Bit
Register
Address (Hex)
EVEN
THDLC1 Assignment (E1
only) / THDLC2 Assign-
ment / THDLC3 Assignment
085, 185(E1 only) / 086, 186 / 087,
187
ODD
TS[4:0]
BITEN[7:0]
THDLC1 Bit Select (E1
only) / THDLC2 Bit Select /
THDLC3 Bit Select
088, 188 (E1 only) / 089, 189 /
08A, 18A
TDLEN3
THDLC Enable Control
084, 184
TDLEN2
TDLEN1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT82P2281PFG | TXRX T1/E1/J1 LONG/SHORT 80-TQFP |
| VE-J12-MY-F2 | CONVERTER MOD DC/DC 15V 50W |
| LTC2498CUHF#PBF | IC ADC 24BIT 16CH 38-QFN |
| MS3102A24-3P | CONN RCPT 7POS BOX MNT W/PINS |
| VE-J11-MY-F4 | CONVERTER MOD DC/DC 12V 50W |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT82P2282PFG8 | 功能描述:TXRX T1/J1/E1 2CHAN 100-TQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標準包裝:250 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR) |
| IDT82P2282PFGBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Dual T1/E1/J1 Long Haul / Short Haul Transceiver |
| IDT82P2282PK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Dual T1/E1/J1 Long Haul / Short Haul Transceiver |
| IDT82P2284 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Quad T1/E1/J1 Long Haul / Short Haul Transceiver |
| IDT82P2284BB | 功能描述:TXRX T1/J1/E1 4CHAN 208-PBGA RoHS:否 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標準包裝:250 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR) |
發(fā)布緊急采購，3分鐘左右您將得到回復。