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參數(shù)資料
| 型號： | IDT79RC32H434-400BC |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 8/53頁 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT CORE 400MHZ 256-BGA |
| 標準包裝： | 90 |
| 系列： | Interprise™ |
| 處理器類型： | MIPS32 32-位 |
| 速度： | 400MHz |
| 電壓： | 1.2V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-CABGA（17x17） |
| 包裝： | 托盤 |
| 其它名稱： | 79RC32H434-400BC |
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January 19, 2006
IDT RC32434
S
SS
System Clock Parameters
ystem Clock Parameters
(Values based on systems running at recommended supply voltages and operating temperatures, as shown in Tables 15 and 16.)
Figure 3 Clock Parameters Waveform
Parameter Symbol Reference
Edge
266MHz
300MHz
350MHz
400MHz
Units
Timing
Diagram
Reference
Min
Max
Min
Max
Min
Max
Min
Max
PCLK1
1. The CPU pipeline clock (PCLK) speed is selected during cold reset by the boot configuration vector (see Table 3). Refer to Chapter 3, Clocking and Initialization, in the RC32434
User Reference Manual for the allowable frequency ranges of CLK and PCLK.
Frequency
none
200
266
200
300
200
350
200
400
MHz
See Figure 3.
Tper
3.8
5.0
3.3
5.0
2.85
5.0
2.5
5.0
ns
ICLK2,3,4
2. ICLK is the internal IPBus clock. It is always equal to PCLK divided by 2. This clock cannot be sampled externally.
3. The ethernet clock (MIIxRXCLK and MIIxTXCLK) frequency must be equal to or less than 1/2 ICLK (MIIxRXCLK and MIIxTXCLK <= 1/2(ICLK)).
4. PCICLK must be equal to or less than two times ICLK (PCICLK <= 2(ICLK)) with a maximum PCICLK of 66 MHz.
Frequency
none
100
133
100
150
100
175
100
200
MHz
Tper
7.5
10.0
6.7
10.0
5.7
10.0
5.0
10.0
ns
CLK5
5. The input clock (CLK) is input from the external oscillator to the internal PLL.
Frequency
none
25
125
25
125
25
125
25
125
MHz
Tper_5a
8.0
40.0
8.0
40.0
8.0
40.0
8.0
40.0
ns
Thigh_5a,
Tlow_5a
40
60
40
60
40
60
40
60
% of
Tper_5a
Trise_5a,
Tfall_5a
—
3.0
—
3.0
—
3.0
—
3.0
ns
Tjitter_5a
—
0.1
—
0.1
—
0.1
—
0.1
ns
Table 5 Clock Parameters
Tlow_5a
Thigh_5a
Tper_5a
CLK
Trise_5a
Tfall_5a
Tjitter_5a
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