參數(shù)資料
型號(hào): IDT74SSTV16857PAG
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 5/7頁
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描述: IC BUFFER 14BIT SSTL I/O 48TSSOP
標(biāo)準(zhǔn)包裝: 39
系列: 74SSTV
邏輯類型: 寄存緩沖器,帶 SSTL_2 輸入和輸出
電源電壓: 2.3 V ~ 2.7 V
位數(shù): 14
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 48-TFSOP(0.240",6.10mm 寬)
供應(yīng)商設(shè)備封裝: 48-TSSOP
包裝: 管件
其它名稱: 74SSTV16857PAG
800-1698
800-1698-5
800-1698-ND
5
INDUSTRIALTEMPERATURERANGE
IDT74SSTV16857
14-BIT REGISTERED BUFFER WITH SSTL I/O
TIMING REQUIREMENTS OVER RECOMMENDED OPERATING FREE-AIR
TEMPERATURERANGE
PC1600-PC2700
PC3200
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
CLOCK
Clock Frequency
200
220
MHz
tw
Pulse Duration, CLK, CLK HIGH or LOW
2.5
2.5
ns
tACT
DifferentialInputsActiveTime(1)
—22
22
ns
tINACT
DifferentialInputsInactiveTime(2)
—22
22
ns
tSU
Setup Time, Fast Slew Rate(3,5)
Data Before CLK
↑, CLK↓
0.65
0.65
ns
Setup Time, Slow Slew Rate(4,5)
0.75
0.75
ns
tH
Hold Time, Fast Slew Rate(3,5)
Data Before CLK
↑, CLK ↓
0.75
0.75
ns
Hold Time, Slow Slew Rate(2,5)
0.9
0.9
ns
SWITCHING CHARACTERISTICS OVER RECOMMENDED FREE-AIR OPERATING
RANGE (UNLESS OTHERWISE NOTED)
PC1600-PC2700
PC3200
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
fMAX
200
220
MHz
tPDM
CLK and CLK to Q
1.1
2.8
1.1
2.4(1)
ns
tPDMSS
CLK and CLK to Q (simultaneous switching)
2.7
ns
tPHL
RESET to Q
5
5
ns
NOTES:
1. Data inputs must be low a minimum time of tACT max., after RESET is taken HIGH.
2. Data and clock inputs must be held at valid levels (not floating) a minimum time of tINACT max., after RESET is taken LOW.
3. For data signal input slew rate is
≥1V/ns.
4. For data signal input slew rate is
≥0.5V/ns and <1V/ns.
5. CLK, CLK signal input slew rates are
≥1V/ns.
NOTE:
1. 2.8ns for parts assembled and tested prior to WW14, 2004.
相關(guān)PDF資料
PDF描述
IDT74SSTV16859PAG8 IC BUFFER 13-26BIT SSTL 64-TSSOP
IDT74SSTVF16857PAG IC BUFFER 14BIT SSTL I/O 48-TSSO
IDT74SSTVF16859PAG IC BUFFER 13-26BIT SSTL 64-TSSOP
IDT74SSTVN16859CPAG8 IC BUFFER 13-26BIT SSTL 64-TSSOP
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參數(shù)描述
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