參數(shù)資料
型號： IDT72V70840DAG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 7/20頁
文件大小： 0K
描述： IC DGTL SW 4096X4096 144-TQFP
標(biāo)準(zhǔn)包裝： 30
系列： 72V
類型： 多路復(fù)用器
電路： 1 x 32:32
獨立電路： 1
電壓電源： 單電源
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
包裝： 托盤
其它名稱： 72V70840DAG
15
COMMERCIALTEMPERATURERANGE
IDT72V70840 3.3V TIME SLOT INTERCHANGE
DIGITAL SWITCH 4,096 x 4,096
AC ELECTRICAL CHARACTERISTICS - .RAME PULSE AND CLK
Symbol
Parameter
Min.
Typ.
Max.
Units
tFPW(1)
Frame Pulse Width (ST-BUS, GCI)
Bit rate = 2.048 Mb/s
26
295
ns
Bit rate = 4.096 Mb/s
26
145
ns
Bit rate = 8.192 Mb/s
26
80
ns
tFPS(1)
Frame Pulse Setup time before CLK falling (ST-BUS or GCI)
5
ns
tFPH(1)
Frame Pulse Hold Time from CLK falling (ST-BUS or GCI)
10
ns
tCP(1)
CLK Period
Bit rate = 2.048 Mb/s
190
300
ns
Bit rate = 4.096 Mb/s
110
150
ns
Bit rate = 8.192 Mb/s
58
70
ns
tCH(1)
CLK Pulse Width HIGH
Bit rate = 2.048 Mb/s
85
150
ns
Bit rate = 4.096 Mb/s
50
75
ns
Bit rate = 8.192 Mb/s
20
40
ns
tCL(1)
CLK Pulse Width LOW
Bit rate = 2.048 Mb/s
85
150
ns
Bit rate = 4.096 Mb/s
50
75
ns
Bit rate = 8.192 Mb/s
20
40
ns
tr, tf
Clock Rise/Fall Time
10
ns
tHFPW(2)
Wide Frame Pulse Width
Bit rate = 8.192 Mb/s
195
295
ns
tHFPS(2)
Frame Pulse Setup Time before HCLK falling
5
150
ns
tHFPH(2)
Frame Pulse Hold Time from HCLK falling
10
150
ns
tHCP(2)
HCLK (4.096 MHz) Period
Bit rate = 8.192 Mb/s
190
300
ns
tHCH(2)
HCLK (4.096 MHz) Pulse Width HIGH
Bit rate = 8.192 Mb/s
85
150
ns
tHCL(2)
HCLK (4.096 MHz) Pulse Width LOW
Bit rate = 8.192 Mb/s
85
150
ns
tHr,tHf
HCLK Rise/Fall Time
10
ns
tDIF(3)
Delay between falling edge of HCLK and falling edge of CLK
-10
10
ns
NOTES:
1. WFPS Pin = 0.
2. WFPS Pin = 1
3. WFPS Pin = 0 or 1.
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PDF描述
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