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參數資料
| 型號： | IDT72V295L15PF8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 16/26頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SUPERSYNCII 15NS 64-TQFP |
| 標準包裝： | 750 |
| 系列： | 72V |
| 功能： | 同步 |
| 存儲容量： | 2.3K（64 x 36） |
| 訪問時間： | 15ns |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應商設備封裝： | 64-TQFP（14x14） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 72V295L15PF8 |
23
COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES
IDT72V295/72V2105 3.3V HIGH DENSITY CMOS
SUPERSYNC FIFOTM 131,072 x 18, 262,144 x 18
NOTES:
1. For IDT Standard mode: D = maximum FIFO depth. D = 131,072 for the IDT72V295 and 262,144 for the IDT72V2105.
2. For FWFT mode: D = maximum FIFO depth. D = 131,073 for the IDT72V295 and 262,145 for the IDT72V2105.
NOTES:
1. n =
PAE offset.
2. For IDT Standard mode
3. For FWFT mode.
4. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
PAE will go HIGH (after one RCLK cycle plus tPAE). If the time between the rising edge of
WCLK and the rising edge of RCLK is less than tSKEW2, then the
PAE deassertion may be delayed one extra RCLK cycle.
5.
PAE is asserted and updated on the rising edge of WCLK only.
Figure 18. Half-Full Flag Timing (IDT Standard and FWFT Modes)
Figure 17. Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
WCLK
tENH
tCLKH
tCLKL
WEN
PAE
RCLK
tENS
n words in FIFO (2),
n+1 words in FIFO (3)
tPAE
tSKEW2
(4)
tPAE
12
REN
4668 drw 20
tENS
tENH
n+1 words in FIFO (2),
n+2 words in FIFO (3)
n words in FIFO (2),
n+1 words in FIFO (3)
WCLK
tENS
tENH
WEN
HF
tENS
tHF
RCLK
tHF
REN
4668 drw 21
tCLKL
tCLKH
D/2 words in FIFO(1),
[
+ 1
] words in FIFO(2)
D -1
2
D/2 + 1 words in FIFO
(1),
[
+ 2
] words in FIFO(2)
D-1
2
D/2 words in FIFO(1),
[
+ 1
] words in FIFO(2)
D-1
2
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相關代理商/技術參數 |
參數描述 |
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