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參數(shù)資料
| 型號： | IDT72V295L15PF8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 15/26頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SUPERSYNCII 15NS 64-TQFP |
| 標(biāo)準(zhǔn)包裝： | 750 |
| 系列： | 72V |
| 功能： | 同步 |
| 存儲容量： | 2.3K（64 x 36） |
| 訪問時間： | 15ns |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應(yīng)商設(shè)備封裝： | 64-TQFP（14x14） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 72V295L15PF8 |
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22
COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES
IDT72V295/72V2105 3.3V HIGH DENSITY CMOS
SUPERSYNC FIFOTM 131,072 x 18, 262,144 x 18
NOTES:
1. m =
PAF offset .
2. D = maximum FIFO depth.
In IDT Standard mode: D = 131,072 for the IDT72V295 and 262,144 for the IDT72V2105.
In FWFT mode: D = 131,073 for the IDT72V295 and 262,145 for the IDT72V2105.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
PAF will go HIGH (after one WCLK cycle plus tPAF). If the time between the rising edge of
RCLK and the rising edge of WCLK is less than tSKEW2, then the
PAF deassertion time may be delayed one extra WCLK cycle.
4.
PAF is asserted and updated on the rising edge of WCLK only.
Figure 16. Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
NOTE:
1.
OE = LOW
Figure 15. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
Figure 14. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
WCLK
tENH
tCLKH
tCLKL
WEN
PAF
RCLK
tPAF
REN
4668 drw 19
tENS
tENH
tENS
D - (m+1) words in FIFO
(2)
tPAF
D - m words in FIFO
(2)
tSKEW2
(3)
1
2
12
D-(m+1) words
in FIFO
(2)
4668 drw 17
WCLK
LD
WEN
D0 - D15
tLDS
tENS
PAE OFFSET
(LSB)
tDS
tDH
tENH
PAF OFFSET
(LSB)
PAF OFFSET
(MSB)
tLDH
tCLK
tDH
tCLKH
tCLKL
tENH
PAE OFFSET
(MSB)
tLDH
4668 drw 18
RCLK
LD
REN
Q0 - Q15
tLDH
tLDS
tENS
DATA IN OUTPUT REGISTER
tENH
tLDH
tCLK
tA
tCLKH
tCLKL
PAF OFFSET
(MSB)
PAF OFFSET
(LSB)
PAE OFFSET
(MSB)
PAE OFFSET
(LSB)
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