IDT72V275/72V285 3.3V CMOS SUPERSYNC FIFOTM 32,768 x 18" />
參數(shù)資料
型號(hào)： IDT72V285L20PF
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 14/25頁(yè)
文件大?。?/td> 0K
描述： IC FIFO SS 65536X18 20NS 64-TQFP
標(biāo)準(zhǔn)包裝： 90
系列： 72V
功能： 異步
存儲(chǔ)容量： 1.1M（65K x 18）
數(shù)據(jù)速率： 50MHz
訪問時(shí)間： 20ns
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-TQFP（14x14）
包裝： 托盤
其它名稱： 72V285L20PF
21
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V275/72V285 3.3V CMOS SUPERSYNC FIFOTM
32,768 x 18 and 65,536 x 18
NOTES:
1. m =
PAF offset .
2. D = maximum FIFO depth.
In IDT Standard mode: D = 32,768 for the IDT72V275 and 65,536 for the IDT72V285.
In FWFT mode: D = 32,769 for the IDT72V275 and 65,537 for the IDT72V285.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
PAF will go HIGH (after one WCLK cycle plus tPAF). If the time between the rising edge of
RCLK and the rising edge of WCLK is less than tSKEW2, then the
PAF deassertion time may be delayed one extra WCLK cycle.
4.
PAF is asserted and updated on the rising edge of WCLK only.
Figure 16. Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
NOTE:
1.
OE = LOW
Figure 15. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
Figure 14. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
WCLK
t ENH
t CLKH
tCLKL
WEN
PAF
RCLK
(3)
tPAF
REN
4512 drw 19
t ENS
t ENH
t ENS
D - (m+1) words in FIFO(2)
tPAF
D - m words in FIFO(2)
tSKEW2
1
2
12
D-(m+1) words
in FIFO(2)
RCLK
LD
REN
Q0 - Q15
tLDH
tLDS
tENS
DATA IN OUTPUT
REGISTER
PAE
OFFSET
PAF
OFFSET
tENH
tLDH
4512 drw 18
t CLK
tA
tCLKH
tCLKL
WCLK
LD
WEN
D0 - D15
4512 drw 17
tLDS
tENS
PAE
OFFSET
PAF
OFFSET
tDS
tDH
tLDH
tENH
tCLK
tLDH
tENH
tDH
tCLKH
tCLKL
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PDF描述
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