IDT72V275/72V285 3.3V CMOS SUPERSYNC FIFOTM 32,768 x 18" />
參數(shù)資料
型號: IDT72V285L20PF
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 13/25頁
文件大小: 0K
描述: IC FIFO SS 65536X18 20NS 64-TQFP
標準包裝: 90
系列: 72V
功能: 異步
存儲容量: 1.1M(65K x 18)
數(shù)據(jù)速率: 50MHz
訪問時間: 20ns
電源電壓: 3 V ~ 3.6 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 64-LQFP
供應商設備封裝: 64-TQFP(14x14)
包裝: 托盤
其它名稱: 72V285L20PF
20
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V275/72V285 3.3V CMOS SUPERSYNC FIFOTM
32,768 x 18 and 65,536 x 18
NOTES:
1. Retransmit setup is complete after
OR returns LOW.
2. No more than D - 2 words may be written to the FIFO between Reset (Master or Partial) and Retransmit setup. Therefore,
IR will be LOW throughout the Retransmit setup procedure.
D = 32,769 for the IDT72V275 and 65,537 for the IDT72V285.
3.
OE = LOW
4. W1, W2, W3 = first, second and third words written to the FIFO after Master Reset.
5.
OR goes LOW at 60ns + 2 RCLK cycles + tREF.
Figure 12. Retransmit Timing (FWFT Mode)
Figure 13. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
NOTE:
1. X = 14 for the IDT72V275 and X = 15 for the IDT72V285.
tREF
tRTS
tENH
4512 drw 15
tENS
Wx
WCLK
RCLK
REN
RT
OR
PAF
HF
PAE
Q0 - Qn
tSKEW2
12
1
tPAF
tHF
tPAE
tREF
Wx+1
2
W2
tENH
tRTS
WEN
tENS
W1
tENH
(4)
(5)
3
4
tENH
W3
tA
WCLK
SEN
SI
4512 drw 16
tENH
tENS
tLDS
LD
tDS
BIT 0
EMPTY OFFSET
BIT X
BIT 0
FULL OFFSET
(1)
tENH
BIT X
(1)
tLDH
tDH
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PDF描述
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