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參數(shù)資料
| 型號： | IDT72V2101L15PF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 15/27頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SS 131X18 15NS 64QFP |
| 標準包裝： | 45 |
| 系列： | 72V |
| 功能： | 同步 |
| 存儲容量： | 2.3K（131 x 18） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時間： | 15ns |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應商設備封裝： | 64-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 72V2101L15PF |
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22
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V2101/72V2111 3.3V HIGH DENSITY CMOS
SUPERSYNC FIFOTM 262,144 x 9, 524,288 x 9
NOTES:
1. Retransmit setup is complete after
OR returns LOW.
2. No more than D - 2 words may be written to the FIFO between Reset (Master or Partial) and Retransmit setup. Therefore,
IR will be LOW throughout the Retransmit setup
procedure. D = 262,145 for the IDT72V2101 and 524,289 for the IDT72V2111.
3.
OE = LOW
4. W1, W2, W3 = first, second and third words written to the FIFO after Master Reset.
5. There must be at least two words written to the FIFO before a Retransmit operation can be invoked.
Figure 12. Retransmit Timing (FWFT Mode)
Figure 13. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
NOTE:
1. X = 17 for the IDT72V2101 and X = 18 for the IDT72V2111.
tREF
tRTS
tENH
4669 drw 15
tENS
Wx
WCLK
RCLK
REN
RT
OR
PAF
HF
PAE
Q0 - Qn
tSKEW2
12
1
tPAF
tHF
tPAE
tREF
Wx+1
2
W2
tENH
tRTS
WEN
tENS
W1
tENS
(4)
3
4
tENH
W3
tA
W4
tA
(4)
WCLK
SEN
SI
4669 drw 16
tENH
tENS
tLDS
LD
tDS
BIT 0
EMPTY OFFSET
BIT X
BIT 0
FULL OFFSET
(1)
tENH
BIT X
(1)
tLDH
tDH
相關PDF資料 |
PDF描述 |
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| IDT72V2101L15PFI8 | 功能描述:IC FIFO SS 131X18 15NS 64QFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
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