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參數(shù)資料
| 型號： | IDT72T72105L4-4BB |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 37/53頁 |
| 文件大小： | 0K |
| 描述： | IC FIFO 65536X72 4-4NS 324-BGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | 72T |
| 訪問時間： | 3.2ns |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 324-BGA |
| 供應(yīng)商設(shè)備封裝： | 324-PBGA（19x19） |
| 包裝： | 托盤 |
| 其它名稱： | 72T72105L4-4BB |
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42
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T7285/72T7295/72T72105/72T72115 2.5V TeraSync
72-BIT FIFO
16,384 x 72, 32,768 x 72, 65,536 x 72, 131,072 x 72
Figure 20. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
NOTE:
1. X = 14 for the IDT72T7285, X = 15 for the IDT72T7295, X = 16 for the IDT72T72105, X = 17 for the IDT72T72115.
SCLK
SEN
SI
5994 drw25
LD
EMPTY OFFSET
FULL OFFSET
BIT X
(1)
tSENS
tLDS
tSDS
tSENH
tLDS
BIT X
(1)
BIT 1
tENH
tLDH
tSDH
tSCLK
tSCKH
tSCKL
BIT 1
NOTES:
1.
OE = LOW; RCS = LOW.
2. The timing diagram illustrates reading of offset registers with an output bus width of 72 bits.
3. The offset registers cannot be read on consecutive RCLK cycles. The read must be disabled (
REN = HIGH) for a minimum of one RCLK cycle in between register accesses.
Figure 22. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
Figure 21. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
NOTE:
1. This timing diagram illustrates programming with an input bus width of 72 bits.
WCLK
LD
WEN
D0 - Dn
5994 drw26
PAE
OFFSET
PAF
OFFSET
tDH
tLDH
tENH
tDH
tENH
tLDH
tENS
tLDS
tDS
tCLK
tCLKH
tCLKL
RCLK
LD
REN
Q0 - Qn
DATA IN OUTPUT REGISTER
PAE OFFSET VALUE
PAF OFFSET VALUE
5994 drw27
tLDH
tENH
tCLK
tCLKL
tCLKH
tA
tLDS
tLDH
tLDS
tLDH
tLDS
tENS
tENH
tENS
tENH
tENS
tA
PAE OFFSET
tA
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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