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參數(shù)資料
| 型號(hào)： | IDT72T1895L4-4BB |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 32/55頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO 65536X18 4NS 144BGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | 72T |
| 功能： | 異步，雙端口 |
| 存儲(chǔ)容量： | 1.1M（65K x 18） |
| 數(shù)據(jù)速率： | 10MHz |
| 訪問時(shí)間： | 3.4ns |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-BGA |
| 供應(yīng)商設(shè)備封裝： | 144-PBGA（13x13） |
| 包裝： | 托盤 |
| 其它名稱： | 72T1895L4-4BB |
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38
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSync 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
FEBRUARY 10, 2009
Figure
14.
Write
Timing
(First
Word
Fall
Through
Mode)
NOTES:
1.
tSKEW1
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
OR
will
go
LOW
after
two
RCLK
cycles
plus
t
REF
.
If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
t
SKEW1
,then
OR
assertion
may
be
delayed
one
extra
RCLK
cycle.
2.
tSKEW2
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
PAE
will
go
HIGH
after
one
RCLK
cycle
plus
t
PAES
.
If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
t
SKEW2
,then
the
PAE
deassertion
may
be
delayed
one
extra
RCLK
cycle.
3.
LD
=
HIGH,
OE
=
LOW
4
.
n=
PAE
offset,
m
=
PAF
offset
and
D
=
maximum
FIFO
depth.
5
.
Ifx18
input
or
x18
output
bus
width
is
selected,
D=2,049
for
IDT72T1845,
4,097
for
IDT72T1855,
8,193
for
IDT72T1865,
16,385
for
IDT72T1875,
32,769
for
IDT72T1885,
65,537
for
IDT72T1895,
131,073
for
IDT72T18105,
262,145
for
IDT72T18115,
524,288
for
IDT72T18125.
Ifboth
x9
input
and
x9
output
bus
widths
are
selected,
D=4,097
for
IDT72T1845,
8,193
for
IDT72T1855,
16,385
for
IDT72T1865,
32
,769
for
IDT72T1875,
65,537
for
IDT72T1885,
131,073
for
IDT72T1895,
262,144
for
IDT72T18105,
524,288
for
IDT72T18115,
1,048,576
for
IDT72T18125.
6
.
First
data
word
latency
=
t
SKEW1
+
2*T
RCLK
+
t
REF.
W
1
W
2
W
4
W
[n
+2]
W
[D-m-1]
W
[D-m-2]
W
[D-1]
W
D
W
[n+3]
W
[n+4]
W
[D-m]
W
[D-m+1]
WCLK
WEN
D0
-
Dn
RCLK
tDH
tDS
tSKEW1
(1)
REN
Q0
-
Qn
PAF
HF
PAE
IR
tDS
tSKEW2
tA
tREF
OR
tPAES
tHF
tPAFS
tWFF
W
[D-m+2]
W
1
tENH
5909
drw18
PREVIOUS
DATA
IN
OUTPUT
REGISTER
(2)
W
3
1
2
3
1
D-1
2
+1
]
[
W
D-1
+2
]
[
W
2
D-1
+3
]
[
W
2
1
2
tENS
RCS
tRCSLZ
tENS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| V48A36T500BG | CONVERTER MOD DC/DC 36V 500W |
| HIN239CBZ-T | IC 3DRVR/5RCV RS232 5/12V 24SOIC |
| MAX159AEUA+ | IC ADC 10BIT 108KSPS 8-UMAX |
| VE-J2N-MX-F2 | CONVERTER MOD DC/DC 18.5V 75W |
| IDT72V36100L7-5PFI | IC FIFO 64X36 7-5NS 128QFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT72T1895L4-4BBG | 制造商:Integrated Device Technology Inc 功能描述:IC FIFO 65536X18 4NS 144BGA |
| IDT72T1895L4-4BBG8 | 制造商:Integrated Device Technology Inc 功能描述:IC FIFO 65536X18 4NS 144BGA |
| IDT72T1895L5BB | 功能描述:IC FIFO 65536X18 5NS 144BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲(chǔ)容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72T1895L5BBGI | 制造商:Integrated Device Technology Inc 功能描述:IC FIFO 65536X18 5NS 144BGA |
| IDT72T1895L5BBGI8 | 制造商:Integrated Device Technology Inc 功能描述:IC FIFO 65536X18 5NS 144BGA |
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