IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSync 18-BIT/9-BIT FIFO
參數(shù)資料
型號(hào)： IDT72T18115L6-7BB
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 31/55頁
文件大?。?/td> 0K
描述： IC FIFO 262KX18 6-7NS 240BGA
標(biāo)準(zhǔn)包裝： 1
系列： 72T
功能： 異步
存儲(chǔ)容量： 4.7Mb（262k x 18）
數(shù)據(jù)速率： 10MHz
訪問時(shí)間： 3.8ns
電源電壓： 2.375 V ~ 2.625 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 240-BGA
供應(yīng)商設(shè)備封裝： 240-PBGA（19x19）
包裝： 托盤
其它名稱： 72T18115L6-7BB
37
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSync 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
FEBRUARY 10, 2009
Figure 13. Read Cycle and Read Chip Select (IDT Standard Mode)
RCLK
REN
1
2
5909 drw 17
RCS
Q0 - Qn
WCLK
WEN
Dn
tENS
LAST DATA
Dx
tENS
EF
tA
tREF
tRCSLZ
LAST DATA-1
tRCSHZ
tRCSLZ
tA
tRCSHZ
tSKEW1
(1)
tENH
tENS
tDH
tDS
tENH
NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
EF will go HIGH (after one RCLK cycle plus tREF). If the time between the
rising edge of WCLK and the rising edge of RCLK is less than tSKEW1, then
EF deassertion may be delayed one extra RCLK cycle.
2.
LD = HIGH.
3. First data word latency = tSKEW1 + 1*TRCLK + tREF.
4.
OE is LOW.
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PDF描述
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IDT72T18125L4-4BBG 功能描述:IC FIFO 524X18 2.5V 4NS 240BGA RoHS:是 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標(biāo)準(zhǔn)包裝:90 系列:74ABT 功能:同步，雙端口 存儲(chǔ)容量:4.6K（64 x 36 x2） 數(shù)據(jù)速率:67MHz 訪問時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:120-LQFP 裸露焊盤 供應(yīng)商設(shè)備封裝:120-HLQFP（14x14） 包裝:托盤 產(chǎn)品目錄頁面:1005 (CN2011-ZH PDF) 其它名稱:296-3984
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