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參數(shù)資料
| 型號： | IDT72825LB15BG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 13/26頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SYNC DL 1024X18 121BGA |
| 標準包裝： | 63 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 18.4K（1K x 18） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時間： | 15ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 121-BBGA |
| 供應商設備封裝： | 121-PBGA（15x15） |
| 包裝： | 托盤 |
| 其它名稱： | 72825LB15BG |
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72805LB/72815LB/72825LB/72835LB/72845LB CMOS Dual SyncFIFOTM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
20
JANUARY 13, 2009
Figure 22. Synchronous Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
Figure 23. Synchronous Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
NOTES:
1. n =
PAE offset.
2. For IDT Standard Mode.
3. For FWFT Mode.
4. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge for
PAE to go HIGH during the current clock cycle. If the time between the rising edge of WCLK and the
rising edge of RCLK is less than tSKEW2, then the
PAE deassertion may be delayed one extra RCLK cycle.
5.
PAE is asserted and updated on the rising edge of RCLK only.
6. Select this mode by setting (
FL, RXI, WXI) = (1,0,0), (1,0,1), or (1,1,0) during Reset.
NOTES:
1. m =
PAF offset.
2. D = maximum FIFO Depth.
In IDT Standard Mode: D = 256 for the IDT72805, 512 for the IDT72815, 1,024 for the IDT72825, 2,048 for the IDT72835 and 4,096 for the IDT72845.
In FWFT Mode: D = 257 for the IDT72805, 513 for the IDT72815, 1,025 for the IDT72825, 2,049 for the IDT72835 and 4,097 for the IDT72845.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge for
PAF to go HIGH during the current clock cycle. If the time between the rising edge of RCLK and
the rising edge of WCLK is less than tSKEW2, then the
PAF deassertion time may be delayed an extra WCLK cycle.
4.
PAF is asserted and updated on the rising edge of WCLK only.
5. Select this mode by setting (
FL, RXI, WXI) = (1,0,0), (1,0,1), or (1,1,0) during Reset.
WCLK
tENH
tCLKH
tCLKL
WEN
PAE
RCLK
REN
3139 drw 22
tENS
tENH
tENS
n words in FIFO(2),
n + 1words in FIFO(3)
n + 1 words in FIFO(2),
n + 2 words in FIFO(3)
tSKEW2
tPAES
n Words in FIFO(2),
n + 1 words in FIFO(3)
(4)
tPAES
WCLK
tENH
tCLKH
tCLKL
WEN
PAF
RCLK
REN
3139 drw 23
tENS
tENH
tENS
D-(m+1) Words in FIFO
D - m Words in FIFO
D -(m+1) Words
in FIFO
tPAFS
tSKEW2(3)
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| IDT72825LB15PFGI | 制造商:Integrated Device Technology Inc 功能描述:IC FIFO SYNC DL 1024X18 128TQFP |
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