IDT723656/723666/723676 CMOS TRIPLE BUS SyncFIFOTM WITH BUS MATCHING 2,048 x " />
參數資料
型號: IDT723676L15PF
廠商: IDT, Integrated Device Technology Inc
文件頁數: 26/39頁
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描述: IC FIFO SYNC 16384X36 128QFP
標準包裝: 36
系列: 7200
功能: 同步
存儲容量: 576K(16K x 36)
數據速率: 67MHz
訪問時間: 15ns
電源電壓: 4.5 V ~ 5.5 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 128-LQFP
供應商設備封裝: 128-TQFP(14x20)
包裝: 托盤
其它名稱: 723676L15PF
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IDT723656/723666/723676 CMOS TRIPLE BUS SyncFIFOTM WITH
BUS MATCHING 2,048 x 36 x 2, 4,096 x 36 x 2 and 8,192 x 36 x 2
COMMERCIALTEMPERATURERANGE
NOTES:
1. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for
AEB to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and rising
CLKB edge is less than tSKEW2, then
AEB may transition HIGH one CLKB cycle later than shown.
2. FIFO1 Write (
CSA = LOW, W/RA = LOW, MBA = LOW), FIFO1 read (CSB = LOW, MBB = LOW). Data in the FIFO1 output register has been read from the FIFO.
3. If Port B size is word or byte,
AEB is set LOW by the last word or byte read from FIFO1, respectively.
Figure 24. Timing for
AEB
AEB when FIFO1 is Almost-Empty (IDT Standard and FWFT Modes)
Figure 23.
FFC
FFC Flag Timing and First Available Write when FIFO2 is Full (IDT Standard Mode)
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKC edge for
FFC to transition HIGH in the next CLKC cycle. If the time between the rising CLKA edge and rising
CLKC edge is less than tSKEW1, then
FFC may transition HIGH one CLKC cycle later than shown.
2. If Port C size is word or byte,
FFC is set LOW by the last word or byte write of the long word, respectively (the word-size case is shown).
CSA
EFA
MBA
ENA
A0-A35
CLKA
FFC
CLKC
5611 drw24
12
C0-C17
MBC
ENC
tCLK
tCLKH
tCLKL
tENS2
tENH
tA
tSKEW1
tCLK
tCLKH
tCLKL
tENS2
tDS
tENH
tDH
To FIFO2
Previous Word in FIFO2 Output Register
Next Word From FIFO2
LOW
W/RA
LOW
HIGH
(1)
FIFO2 Full
tWFF
tDH
tDS
Write
AEB
CLKA
RENB
5611 drw 25
ENA
CLKB
2
1
tENS2
tENH
tSKEW2
tPAE
tENS2
tENH
X1 Word in FIFO1
(X1+1) Words in FIFO1
(1)
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